Detail projektu
Hardware-Aware Machine Learning: From Automated Design to Innovative and Explainable Solutions
Období řešení: 1. 1. 2024 – 31. 12. 2026
Typ projektu: grant
Kód: GA24-10990S
Agentura: Grantová agentura České republiky
Program: Standardní projekty
evoluční algoritmus;aproximativní počítání;hluboká neuronová síť;strojové učení;hardwarový akcelerátor;vysvětlitelnost;automatizace návrhu;
Vzhledem k tomu, že technologie strojového učení (ML) proniká do vestavěných zařízení, je žádoucí vytvořit novou třídu algoritmů pro automatizaci návrhu, která by byla schopna generovat hardwarově orientované implementace algoritmů ML. Kromě toho je dnes investováno velké úsilí do vývoje vysvětlitelného ML. Předpokládáme, že dobu návrhu hardwarových implementací ML systémů vykazujících další vlastnosti (např. vysvětlitelné chování) lze podstatně zkrátit, pokud použité algoritmy automatizace návrhu využijí vhodné náhradní modely pro odhad přesnosti, hardwarových parametrů a dalších vlastností. Kromě vývoje vhodných náhradních modelů vytvoříme novou metodu založenou na genetickém programování pro automatizovaný návrh vysoce optimalizovaných ML modelů vykazujících vynikající kompromisy mezi kvalitou výstupu, hardwarovými parametry a vysvětlitelností. Návrhová metoda a ML modely automaticky generované touto metodou budou vyhodnoceny v případových studiích zahrnujících klasifikátory obrazu, hodnocení Parkinsonovy nemoci a klasifikátory příkazů ze signálů vytvářených mozkem.
Hurta Martin, Ing. (UPSY)
Malik Aamir Saeed, prof., Ph.D. (UPSY)
Mrázek Vojtěch, Ing., Ph.D. (UPSY)
Piňos Michal, Ing. (UPSY)
Vašíček Zdeněk, doc. Ing., Ph.D. (UPSY)
Zaheer Muhammad Asad (UPSY)
2024
- ARIF, M.; REHMAN, F.; SEKANINA, L.; MALIK, A. A comprehensive survey of evolutionary algorithms and metaheuristics in brain EEG-based applications. Journal of Neural Engineering, 2024, vol. 21, no. 5,
p. 1-25. ISSN: 1741-2552. Detail - KLHŮFEK, J.; ŠAFÁŘ, M.; MRÁZEK, V.; VAŠÍČEK, Z.; SEKANINA, L. Exploiting Quantization and Mapping Synergy in Hardware-Aware Deep Neural Network Accelerators. In 2024 27th International Symposium on Design & Diagnostics of Electronic Circuits & Systems (DDECS). Kielce: Institute of Electrical and Electronics Engineers, 2024.
p. 1-6. ISBN: 979-8-3503-5934-3. Detail - VAŠÍČEK, Z.; MRÁZEK, V.; SEKANINA, L. Automated Verifiability-Driven Design of Approximate Circuits: Exploiting Error Analysis. In 2024 Design, Automation & Test in Europe Conference & Exhibition (DATE). Valencia: Institute of Electrical and Electronics Engineers, 2024.
p. 1-6. ISBN: 979-8-3503-4859-0. Detail