Detail publikace
Automated Verifiability-Driven Design of Approximate Circuits: Exploiting Error Analysis
Mrázek Vojtěch, Ing., Ph.D. (UPSY)
Sekanina Lukáš, prof. Ing., Ph.D. (UPSY)
approximate computing, approximate arithmetic circuit, formal analysis, constrained verification
Základním předpokladem pro úspěšné nasazení metod aproximace obvodů založených na prohledávání stavového prostoru je schopnost efektivně procházet stavovým prostorem, tzn. efektivně vyhodnocovat chybu kandidátních řešení. V článku se zabýváme vyhodnocením výpočetní náročnosti různých metod analýzy chyb, abychom pochopili jejich chování zejména při zavedení omezení v podobě zdrojů, jako je omezený čas výpočtu. Tato analýza je provedena nad typickými aproximovanými obvody (sčítačky a násobičky) a pro běžné chybové metriky a formální přístupy (řešení využívající SAT solveru nebo BDD). Výsledky ukazují, že při vyhodnocování chyb kandidátního obvodu je velmi výhodné znovu použít znalosti získané při vyhodnocování předchozích instancí obvodu, aby se zkrátila celková doba aproximace. Pokud je použita adaptivní vyhledávací strategie, která řídí vyhledávání směrem k snadno analyzovatelným kandidátním obvodům, může metoda produkovat obvody, které vykazují lepší kompromisy mezi chybou a požadovanými parametry (např. plochou) než stejná metoda s neomezenými ověřovacími zdroji a v rámci stejného celkového časového okna. U 16bitových a 20bitových přibližných násobiček bylo možné dosáhnout 75% snížení plochy oproti základní metodě aproximace nevyužívající limit na výpočetní zdroje.
@inproceedings{BUT188464,
author="Zdeněk {Vašíček} and Vojtěch {Mrázek} and Lukáš {Sekanina}",
title="Automated Verifiability-Driven Design of Approximate Circuits: Exploiting Error Analysis",
booktitle="2024 Design, Automation & Test in Europe Conference & Exhibition (DATE)",
year="2024",
pages="1--6",
publisher="Institute of Electrical and Electronics Engineers",
address="Valencia",
isbn="979-8-3503-4859-0"
}