Detail publikace

Hardware Accelerated Functional Verification

ZACHARIÁŠOVÁ, M. Hardware Accelerated Functional Verification. Proceedings of the 17th Conference STUDENT EEICT 2011. Brno: Faculty of Information Technology BUT, 2011. p. 321-323. ISBN: 978-80-214-4272-6.
Název česky
Hardwarově akcelerovaná funkční verifikace
Typ
článek ve sborníku konference
Jazyk
anglicky
Autoři
Zachariášová Marcela, Ing., Ph.D. (UPSY)
URL
Klíčová slova

functional verification, testbench, SystemVerilog, hardware acceleration, FPGA

Abstrakt

Funkční verifikace je technika, která ověřuje korektnost hardwarového systému vzhledem k dané specifikaci. Složitost moderních počítačových systémů výrazně roste a proces verifikace zabírá značné množství času při vývoji systémů. V současnosti je velkou výzvou najít vhodnou akcelerační techniku. Práce představuje strategii pro akceleraci funkční verifikace pomocí FPGA a to umístěním části komponent verifikačního prostředí do FPGA.      

Rok
2011
Strany
321–323
Sborník
Proceedings of the 17th Conference STUDENT EEICT 2011
ISBN
978-80-214-4272-6
Vydavatel
Faculty of Information Technology BUT
Místo
Brno
BibTeX 
@inproceedings{BUT76419,
  author="Marcela {Zachariášová}",
  title="Hardware Accelerated Functional Verification",
  booktitle="Proceedings of the 17th Conference STUDENT EEICT 2011",
  year="2011",
  pages="321--323",
  publisher="Faculty of Information Technology BUT",
  address="Brno",
  isbn="978-80-214-4272-6",
  url="http://www.feec.vutbr.cz/EEICT/2011/sbornik/02-Magisterske%20projekty/10-Pocitacove%20systemy/10-xsimko03.pdf"
}
Nahoru