Detail publikace

Hardware Accelerator of Cartesian Genetic Programming with Multiple Fitness Units

VAŠÍČEK, Z.; SEKANINA, L. Hardware Accelerator of Cartesian Genetic Programming with Multiple Fitness Units. Computing and Informatics, 2010, vol. 29, no. 6, p. 1359-1371. ISSN: 1335-9150.
Název česky
Obvodový akcelerátor pro kartézské genetické programování s násobnými fitness jednotkami
Typ
článek v časopise
Jazyk
anglicky
Autoři
Vašíček Zdeněk, doc. Ing., Ph.D. (UPSY)
Sekanina Lukáš, prof. Ing., Ph.D. (UPSY)
Klíčová slova

Cartesian genetic programming, hardware accelerator, evolutionary circuit design, FPGA

Abstrakt

Článek prezentuje nový akcelerátor pro kartézské genetické programování (CGP), který je implementován v jednom čipu FPGA. Akcelerátor umožňuje paralelní evaluaci několika kandidátních řešení. Byla navržena vhodná paměťová architektura s cílem maximalizovat výkonnost. V úloze evolučního návrhu obrazového filtru bylo dosaženo urychlení až 170 oproti vysoce optimalizované implementaci pracující na běžném počítači.

Rok
2010
Strany
1359–1371
Časopis
Computing and Informatics, roč. 29, č. 6, ISSN 1335-9150
BibTeX 
@article{BUT50732,
  author="Zdeněk {Vašíček} and Lukáš {Sekanina}",
  title="Hardware Accelerator of Cartesian Genetic Programming with Multiple Fitness Units",
  journal="Computing and Informatics",
  year="2010",
  volume="29",
  number="6",
  pages="1359--1371",
  issn="1335-9150",
  url="https://www.fit.vut.cz/research/publication/9421/"
}
Nahoru