Detail publikace
Cache-Based Parallel Particle Rendering Engine
Herout Adam, prof. Ing., Ph.D. (UPGM)
Zemčík Pavel, prof. Dr. Ing., dr. h. c. (UPGM)
particle, surfel, particle renderer, particle rendering engine, Field Programmable Gate Array - FPGA, Content Addressable Memory - CAM, Digital Signal Processor - DSP, Programmable Switching Matrix - PSM, Configurable Logic Block - CLB, cache, spatial data locality
Současné hardwarové prostředky zobrazování 3D grafiky efektivně zpracovávají rozměrné sady trojúhelníkových dat, ale nejsou vhodné pro zobrazování scén založených na množinách bodů. Tento článek představuje hardwarovou architekturu pro zobrazování těchto bodových dat. Použit je hardwarový model využívající FPGA (Field-Programmable Gate Array), DSP (Digital Signal Processor) a CAM (Content-Addressable Memory), vyvinutý v minulosti. Current hardware graphics rendering engines efficiently process huge amount of triangle data, but are not as suitable when operating on point-based scenes. This paper presents an architectural design for point-based rendering. We are using a previously developed hardware model featuring FPGA, DSP and CAM memory.
@article{BUT42291,
author="Pavel {Tišnovský} and Adam {Herout} and Pavel {Zemčík}",
title="Cache-Based Parallel Particle Rendering Engine",
journal="ElectronicsLetters.com - http://www.electronicsletters.com",
year="2003",
volume="2003",
number="1",
pages="8",
issn="1213-161X"
}