Detail publikace

Efficient Hardware Accelerator for Symbolic Regression Problems

VAŠÍČEK, Z.; SEKANINA, L. Efficient Hardware Accelerator for Symbolic Regression Problems. 5th Doctoral Workshop on Mathematical and Engineering Methods in Computer Science. Znojmo: Masaryk University, 2009. p. 192-199. ISBN: 978-80-87342-04-6.
Název česky
Efektivní hardwarový akcelerátor pro řešení problému symbolické regrese
Typ
článek ve sborníku konference
Jazyk
anglicky
Autoři
Vašíček Zdeněk, doc. Ing., Ph.D. (UPSY)
Sekanina Lukáš, prof. Ing., Ph.D. (UPSY)
Klíčová slova

hardware acceleration, regression problem, evolutionary design, image filter, fpga, powerpc

Abstrakt

Článek prezentuje novou hardwarovou architekturu uvnitř FPGA vhodnou k akceleraci řešení problému symbolické regrese využívající kartézského genetického programování. Prohledávací algoritmus běží uvnitř procesoru PowerPC, který je dostupný v FPGA obvodech Xilinx rodiny Virtex. Navržený akcelerátor vykazuje výrazné zrychlení v porovnání s optimalizovanou čistě softwarovou realizací běžící na běžném počítači. Článek popisuje také algoritmus, který byl navržen s ohledem na minimalizaci počtu přístupů do populační paměti.

Rok
2009
Strany
192–199
Sborník
5th Doctoral Workshop on Mathematical and Engineering Methods in Computer Science
ISBN
978-80-87342-04-6
Vydavatel
Masaryk University
Místo
Znojmo
BibTeX 
@inproceedings{BUT34289,
  author="Zdeněk {Vašíček} and Lukáš {Sekanina}",
  title="Efficient Hardware Accelerator for Symbolic Regression Problems",
  booktitle="5th Doctoral Workshop on Mathematical and Engineering Methods in Computer Science",
  year="2009",
  pages="192--199",
  publisher="Masaryk University",
  address="Znojmo",
  isbn="978-80-87342-04-6",
  url="https://www.fit.vut.cz/research/publication/9108/"
}
Nahoru