Run-Time Reconfigurable Fault Tolerant Architecture for Soft-Core Processor neo430

fault recovery, partial dynamic reconfiguration, state synchronization, soft-core processor, neo430, SEU, transient fault, SRAM FPGA

Rekonfigurovatelná architektura spolehlivá proti poruchám může být do SRAM FPGA implementována pomocí kombinace částečné dynamické rekonfigurace (PDR) a trojité modulární redundance (TMR). Obvody SRAM FPGA jsou citlivé na jevy Single Event Upset (SEU), které jsou nejčastějšími přechodnými poruchami způsobenými kosmickým zářením. Mechanismy zmírnění vlivu SEU jsou vyžadovány v případech, kdy jsou obvody SRAM FPGA integrovány do bezpečnostně kritických systémů. Základním požadavkem pro tyto systémy je často setrvání v provozu schopném stavu a vykonávání implementované funkcionality i v případě výskytu poruchy. V našem výzkumu jsme navrhli za běhu rekonfigurovatelnou architekturu odolnou proti poruchám, která je založena na hrubozrnném TMR se ztrojením soft-core procesoru neo430, PDR pro odstranění všech přechodných SEU poruch a synchronizací stavu umožňující bezproblémovou obnovu stavu z nekonzistentního stavu po dokončení rekonfigurace procesoru, který selhal, do funkčního stavu, kdy všechny tři procesory pracují synchronně. Tento článek popisuje vyvinutou architekturu spolehlivou proti poruchám, strategii pro obnovu stavu systému po poruše provádějící všechny nutné kroky za běhu bez dalšího blokování funkce systému. Proces synchronizace stavu soft-core procesoru je popsán detailně. Dále je zmíněn PDR framework použitý pro validaci správné funkce navržené strategie.