Detail publikace

Run-Time Reconfigurable Fault Tolerant Architecture for Soft-Core Processor neo430

SZURMAN, K.; KOTÁSEK, Z. Run-Time Reconfigurable Fault Tolerant Architecture for Soft-Core Processor neo430. In 22nd International Symposium on Design and Diagnostics of Electronic Circuits and Systems (DDECS 2019). Cluj-Napoca: IEEE Computer Society, 2019. p. 136-140. ISBN: 978-1-7281-0073-9.
Název česky
Za běhu rekonfigurovatelná architektura odolná proti poruchám pro soft-core procesor NEO430
Typ
článek ve sborníku konference
Jazyk
anglicky
Autoři
Szurman Karel, Ing., Ph.D.
Kotásek Zdeněk, doc. Ing., CSc.
Klíčová slova

fault recovery, partial dynamic reconfiguration, state synchronization, soft-core processor, neo430, SEU, transient fault, SRAM FPGA

Abstrakt

Rekonfigurovatelnáarchitektura spolehlivá proti poruchám může být do SRAM FPGA implementovánapomocí kombinace částečné dynamické rekonfigurace (PDR) a trojité modulárníredundance (TMR). Obvody SRAM FPGA jsou citlivé na jevy Single Event Upset(SEU), které jsou nejčastějšími přechodnými poruchami způsobenými kosmickýmzářením. Mechanismy zmírnění vlivu SEU jsou vyžadovány v případech, kdy jsouobvody SRAM FPGA integrovány do bezpečnostně kritických systémů. Základnímpožadavkem pro tyto systémy je často setrvání v provozu schopném stavu avykonávání implementované funkcionality i v případě výskytu poruchy. V našemvýzkumu jsme navrhli za běhu rekonfigurovatelnou architekturu odolnou protiporuchám, která je založena na hrubozrnném TMR se ztrojením soft-core procesoruneo430, PDR pro odstranění všech přechodných SEU poruch a synchronizací stavuumožňující bezproblémovou obnovu stavu z nekonzistentního stavu po dokončenírekonfigurace procesoru, který selhal, do funkčního stavu, kdy všechny třiprocesory pracují synchronně. Tento článek popisuje vyvinutou architekturuspolehlivou proti poruchám, strategii pro obnovu stavu systému po porušeprovádějící všechny nutné kroky za běhu bez dalšího blokování funkce systému.Proces synchronizace stavu soft-core procesoru je popsán detailně. Dále jezmíněn PDR framework použitý pro validaci správné funkce navržené strategie. 

Rok
2019
Strany
136–140
Sborník
22nd International Symposium on Design and Diagnostics of Electronic Circuits and Systems (DDECS 2019)
ISBN
978-1-7281-0073-9
Vydavatel
IEEE Computer Society
Místo
Cluj-Napoca
DOI
UT WoS
000492839800003
EID Scopus
BibTeX
@inproceedings{BUT156849,
  author="Karel {Szurman} and Zdeněk {Kotásek}",
  title="Run-Time Reconfigurable Fault Tolerant Architecture for Soft-Core Processor neo430",
  booktitle="22nd International Symposium on Design and Diagnostics of Electronic Circuits and Systems (DDECS 2019)",
  year="2019",
  pages="136--140",
  publisher="IEEE Computer Society",
  address="Cluj-Napoca",
  doi="10.1109/DDECS.2019.8724636",
  isbn="978-1-7281-0073-9",
  url="https://www.fit.vut.cz/research/publication/11905/"
}
Soubory
Nahoru