Detail publikace

Hardware Architecture for the Fast Pattern Matching

KAŠTIL, J.; KOŠAŘ, V.; KOŘENEK, J. Hardware Architecture for the Fast Pattern Matching. 2013 IEEE 16th International Symposium on Design and Diagnostics of Electronic Circuits & Systems (DDECS). Brno: IEEE Computer Society, 2013. p. 120-123. ISBN: 978-1-4673-6133-0.
Název česky
Hardwarová architektura pro rychlé vyhledávání vzorů
Typ
článek ve sborníku konference
Jazyk
anglicky
Autoři
Kaštil Jan, Ing., Ph.D.
Košař Vlastimil, Ing., Ph.D. (UPSY)
Kořenek Jan, doc. Ing., Ph.D. (UPSY)
Klíčová slova

pattern matching, intrussion detection system, regular expression, FPGA

Abstrakt

Článek se zabývá návrhem architektury FPGA implementace systému pro rychlé vyhledávání regulárních výrazů. Prezentovaná architektura dosahuje rychlostí 4.8Gigabitů za sekundu s podporou vyhedávání na úrovni síťových toků.

Rok
2013
Strany
120–123
Sborník
2013 IEEE 16th International Symposium on Design and Diagnostics of Electronic Circuits & Systems (DDECS)
ISBN
978-1-4673-6133-0
Vydavatel
IEEE Computer Society
Místo
Brno
BibTeX 
@inproceedings{BUT103447,
  author="Jan {Kaštil} and Vlastimil {Košař} and Jan {Kořenek}",
  title="Hardware Architecture for the Fast Pattern Matching",
  booktitle="2013 IEEE 16th International Symposium on Design and Diagnostics of Electronic Circuits & Systems (DDECS)",
  year="2013",
  pages="120--123",
  publisher="IEEE Computer Society",
  address="Brno",
  isbn="978-1-4673-6133-0"
}
Nahoru