Funkční verifikace číslicových systémů

• 26 hod. přednášky
• 8 hod. laboratoře
• 18 hod. projekty

• 60 bodů závěrečná zkouška
• 20 bodů laboratoře
• 20 bodů projekty
• 5 bodů domácí úkoly

Získat přehled o funkční verifikaci číslicových systémů, pozornost se věnuje problematice přípravy testovacích prostředí (testbenchů), funkční verifikaci a emulaci. Získat praktické dovednosti s funkční verifikací číslicových systémů, které používají přední výrobci číslicových obvodů. Zvládnutí tvorby testovacích a verifikačních prostředí podle aktuálních a běžně používaných metodik (UVM). Zvládnutí poskytnutí přesných informací o objevených chybách, nebo jejich přímého odstranění.

Student zná základní techniky funkční verifikace číslicových systémů: simulaci, funkční verifikaci a její metody, emulaci a prototypování. Umí analyzovat zdrojové kódy a výstupy nástrojů pro funkční verifikaci, umí lokalizovat chyby a zařídit jejich opravu. Umí vytvářet základní verifikační prostředí v jazyku SystemVerilog podle aktuálních metodik (UVM) pro funkční verifikaci. Získal znalosti, které jsou značnou výhodou při práci v oblasti návrhu číslicových obvodů.

Základy návrhu číslicových systémů, základy programování.

• Přednáškové materiály v elektronické formě.
• Myer, A.: Principles of Functional Verification, Newnes, USA, 2003. ISBN: 0750676175.
• Spear, Ch., Tumbush, G., SystemVerilog for Verification: A Guide to Learning the Testbench Language Features, Springer, USA, 2012. ISBN: 1461407141.
• Haque, F., Michelson, J., Khan, K.: The Art of Verification with SystemVerilog Assertions, Verification Central, USA, 2006. ISBN: 0971199418.
• Amos, D., Lesea, A., Richter, R.: FPGA-Based Prototyping Methodology Manual: Best Practices in Design-For-Prototyping, Synopsys Press, USA,2011. ISBN: 1617300047.

• * Myer, A.: Principles of Functional Verification, Newnes, USA, 2003. ISBN: 0750676175. * Bergeron, J.: Writing Testbenches using SystemVerilog, Springer, USA, 2006. ISBN: 0387292217 * Spear, Ch., Tumbush, G., SystemVerilog for Verification: A Guide to Learning the Testbench Language Features, Springer, USA, 2012. ISBN: 1461407141. * Haque, F., Michelson, J., Khan, K.: The Art of Verification with SystemVerilog Assertions, Verification Central, USA, 2006. ISBN: 0971199418. 

1. Motivace a historie verifikace
2. Verifikace založená na simulaci
3. Funkční verifikace: Úvod
4. Metodiky tvorby verifikačních prostředí
5. Samo-kontrolní mechanizmy + LAB 1
6. SystemVerilog: Datové typy a řízení, Generování stimulů + LAB 2
7. Měření a analýza pokrytí + LAB 3
8. Formální tvrzení
9. Verifikace založena na formálních tvrzeních + LAB 4
10. Register Abstraction Layer
11. Přednáška hosta z praxe
12. Ladění přímo na čipu
13. Trendy v oblasti verifikace

1. Implementace referenčního modelu.
2. Implementace verifikačních testů.
3. Verifikace řízena pokrytím.
4. Verifikace založena na formálních tvrzeních.

Návrh a implementace verifikačního prostředí pro vybraný číslicový systém.

Účast na laboratorních cvičeních a vypracování projektu v předepsaném termínu.