Detail výsledku
Checker Design for On-line Testing of Xilinx FPGA Communication
        STRAKA, M.; TOBOLA, J.; KOTÁSEK, Z. Checker Design for On-line Testing of Xilinx FPGA Communication. The 22nd IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems. Rome: IEEE Computer Society, 2007. p. 152-160.  ISBN: 0-7695-2885-6.
    
                Typ
            
        
                článek ve sborníku konference
            
        
                Jazyk
            
        
                anglicky
            
        
            Autoři
            
        
                Straka Martin, Ing., Ph.D., FIT (FIT), UPSY (FIT)
                
Tobola Jiří, Ing., MBA, FIT (FIT)
Kotásek Zdeněk, doc. Ing., CSc., UPSY (FIT), UTKO (FEKT)
        Tobola Jiří, Ing., MBA, FIT (FIT)
Kotásek Zdeněk, doc. Ing., CSc., UPSY (FIT), UTKO (FEKT)
                    Abstrakt
            
        In the paper, a methodology of developing checkers for communication protocol testing is presented. It was used to develop checker to test IP cores communication protocol implemented in Xilinx FPGA based designs. A formal language enabling to describe the protocol was created for this purpose together with a generator of the formal description into VHDL code. The VHDL code can be then used for the synthesis of the checker structure and used in applications with Xilinx FPGAs.
                Klíčová slova
            
        Communication Protocol Testing, Fault Tolerant Systems,
checker design
                Rok
            
            
                    2007
                    
                
            
                    Strany
                
            
                        152–160
                
            
                        Sborník
                
            
                    The 22nd IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems
                
            
                    Konference
                
            
                    The 22nd IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems
                
            
                    ISBN
                
            
                    0-7695-2885-6
                
            
                    Vydavatel
                
            
                    IEEE Computer Society
                
            
                    Místo
                
            
                    Rome
                
            
                    BibTeX
                
            @inproceedings{BUT28609,
  author="Martin {Straka} and Jiří {Tobola} and Zdeněk {Kotásek}",
  title="Checker Design for On-line Testing of Xilinx FPGA Communication",
  booktitle="The 22nd IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems",
  year="2007",
  pages="152--160",
  publisher="IEEE Computer Society",
  address="Rome",
  isbn="0-7695-2885-6",
  url="https://www.fit.vut.cz/research/publication/8353/"
}
                
                Soubory
            
        
                Projekty
            
        
        
            
        
    
    
        Integrovaný přístup k výchově studentů DSP v oblasti paralelních a distribuovaných systémů, GAČR, Doktorské granty, GD102/05/H050, zahájení: 2005-01-01, ukončení: 2008-12-31, ukončen
                
Výzkum informačních technologií z hlediska bezpečnosti, MŠMT, Institucionální prostředky SR ČR (např. VZ, VC), MSM0021630528, zahájení: 2007-01-01, ukončení: 2013-12-31, řešení
        Výzkum informačních technologií z hlediska bezpečnosti, MŠMT, Institucionální prostředky SR ČR (např. VZ, VC), MSM0021630528, zahájení: 2007-01-01, ukončení: 2013-12-31, řešení
                Výzkumné skupiny
            
        
                Výzkumná skupina Spolehlivé číslicové systémy (VZ DEPSYS)
            
        
                Pracoviště
            
        
                Ústav počítačových systémů 
                (UPSY)