Detail publikace

Low-Latency Modular Packet Header Parser for FPGA

KEKELY, L.; PUŠ, V.; KOŘENEK, J. Low-Latency Modular Packet Header Parser for FPGA. ACM/IEEE Symposium on Architectures for Networking and Communications Systems. Austin: Association for Computing Machinery, 2012. p. 77-78. ISBN: 978-1-4503-1685-9.
Název česky
Nízko-latentní modulární analyzátor hlaviček paketov pro FPGA
Typ
článek ve sborníku konference
Jazyk
anglicky
Autoři
Kekely Lukáš, Ing., Ph.D. (UPSY)
Puš Viktor, Ing., Ph.D.
Kořenek Jan, doc. Ing., Ph.D. (UPSY)
Klíčová slova

Packet Parsing, Latency, FPGA

Abstrakt

Analýza paketů je jednou ze základních operací síťové infrastruktury. Moderní sítě mají vysoké nároky na výkonnost a možnost konfigurace analyzátorů paketů, avšak často je vysoké rychlosti dosaženo na úkor velice velké spotřeby zdrojů na čipu. Navrhujeme proto architekturu zřetězeného analyzátoru paketů, který poskytuje okrem vysoké propustnosti (více jak 100 Gb/s) i nízkou latenci. Navíc, poměr latence a propustnosti je možné ladit, aby zodpovídal konkrétní aplikaci. Analyzátor je ručně optimalizován díky přímé implementaci ve VHDL, navzdory tomu je jeho struktura velice uniformní and jednoduše rozšířitelná o nové protokoly.

Rok
2012
Strany
77–78
Sborník
ACM/IEEE Symposium on Architectures for Networking and Communications Systems
ISBN
978-1-4503-1685-9
Vydavatel
Association for Computing Machinery
Místo
Austin
BibTeX 
@inproceedings{BUT97063,
  author="Lukáš {Kekely} and Viktor {Puš} and Jan {Kořenek}",
  title="Low-Latency Modular Packet Header Parser for FPGA",
  booktitle="ACM/IEEE Symposium on Architectures for Networking and Communications Systems",
  year="2012",
  pages="77--78",
  publisher="Association for Computing Machinery",
  address="Austin",
  isbn="978-1-4503-1685-9",
  url="https://www.fit.vut.cz/research/publication/10197/"
}
Nahoru