Detail publikace

A Fast Reconfigurable 2D HW Core Architecture on FPGAs for Evolvable Self-Adaptive Systems

OTERO, A.; SALVADOR, R.; MORA, J.; DE LA TORRE, E.; RIESGO, T.; SEKANINA, L. A Fast Reconfigurable 2D HW Core Architecture on FPGAs for Evolvable Self-Adaptive Systems. Proceedings of the 2011 NASA/ESA Conference on Adaptive Hardware and Systems. Los Alamitos: IEEE Computer Society, 2011. p. 336-343. ISBN: 978-1-4577-0599-1.
Název česky
Architektura rekonfigurovatelného 2D bloku pro vyvíjející se adaptivní systémy v FPGA
Typ
článek ve sborníku konference
Jazyk
anglicky
Autoři
Otero Andres
Salvador Ruben (VZ EHW)
Mora Javier
De la Torre Eduardo
Riesgo Teresa
Sekanina Lukáš, prof. Ing., Ph.D. (UPSY)
Klíčová slova

field programmable gate array, adaptive hardware, dynamic partial reconfiguration, IP core, evolvable hardware

Abstrakt

Moderní FPGA podporují dynamickou parciální rekonfiguraci. Článek popisuje rychle rekonfigurovatelnou modulární architekturu pro dynamicky rekonfigurovatelná FPGA, která je použitelná pro realizaci vyvíjejících se adaptivních systémů přímo na čipu.

Rok
2011
Strany
336–343
Sborník
Proceedings of the 2011 NASA/ESA Conference on Adaptive Hardware and Systems
ISBN
978-1-4577-0599-1
Vydavatel
IEEE Computer Society
Místo
Los Alamitos
BibTeX 
@inproceedings{BUT76399,
  author="Andres {Otero} and Ruben {Salvador} and Javier {Mora} and Eduardo {De la Torre} and Teresa {Riesgo} and Lukáš {Sekanina}",
  title="A Fast Reconfigurable 2D HW Core Architecture on FPGAs for Evolvable Self-Adaptive Systems",
  booktitle="Proceedings of the 2011 NASA/ESA Conference on Adaptive Hardware and Systems",
  year="2011",
  pages="336--343",
  publisher="IEEE Computer Society",
  address="Los Alamitos",
  isbn="978-1-4577-0599-1"
}
Nahoru