Detail publikace

Decreasing Test Time by Scan Chain Reorganization

BARTOŠ, P.; KOTÁSEK, Z.; DOHNAL, J. Decreasing Test Time by Scan Chain Reorganization. IEEE Design and Diagnostics of Electronic Circuits and Systems DDECS'2011. Cottbus: IEEE Computer Society, 2011. p. 371-374. ISBN: 978-1-4244-9753-9.
Název česky
Zkracování doby aplikace testu přeuspořádáním scan řetězce
Typ
článek ve sborníku konference
Jazyk
anglicky
Autoři
Bartoš Pavel, Ing.
Kotásek Zdeněk, doc. Ing., CSc.
Dohnal Jan
Klíčová slova

scan chain, test, time, reordering, reorganization, physical, layout

Abstrakt

Příspěvek popisuje metodu optimalizace scan řetězce po fázi fyzického návrhu za účelem snížení doby aplikace testu. Princip metody je založen na eliminaci některých typů chyb a tím i počtu testovacích vektorů nutných pro jejich otestování. Metoda byla experimentálně ověřena na několika reálných obvodech, výsledky experimentů jsou v příspěvku uvedeny.

Rok
2011
Strany
371–374
Sborník
IEEE Design and Diagnostics of Electronic Circuits and Systems DDECS'2011
ISBN
978-1-4244-9753-9
Vydavatel
IEEE Computer Society
Místo
Cottbus
BibTeX 
@inproceedings{BUT76306,
  author="Pavel {Bartoš} and Zdeněk {Kotásek} and Jan {Dohnal}",
  title="Decreasing Test Time by Scan Chain Reorganization",
  booktitle="IEEE Design and Diagnostics of Electronic Circuits and Systems DDECS'2011",
  year="2011",
  pages="371--374",
  publisher="IEEE Computer Society",
  address="Cottbus",
  isbn="978-1-4244-9753-9"
}
Nahoru