Detail publikace
A Programmable Interconnection Network for Multiple Communication Patterns
Jaroš Jiří, doc. Ing., Ph.D. (UPSY)
multiprocessor SoCs; programmable interconnection; on-chip interconnects; crossbar switch; logic decomposition; multi-terminal BDDs
Aplikačně-specifické nebo vestavěné systémy s méně než 16 jádry procesorů jsou příliš malé na použití některého typu sítě na čipu (NoC) pro jejich propojení. Na druhé straně křížový přepínač a přidružené obvody (arbitry, paměťové prvky) jsou příliš drahé pokud jde o plochu čipu. Jelikož ve specifických aplikacích se většinou používá jen několik dvoubodových a kolektivních komunikačních vzorů, je vyšetřována propojovací síť, která může podporovat jen vybrané komunikační vzory a žádné jiné. Hlavní přínos článku je návrh takových sítí bez směrovačů a arbitrů, ve formě programovatelné kombinační logiky, s omezenou funkcionalitou křížového přepínače. Propojovací síť se dá velmi levně implementovat multiplexory nebo bloky paměti RAM na čipu FPGA. Funkční dekompozice potřebných boolovských funkcí do kaskády bloků RAM je provedena s pomocí multi-terminálních rozhodovacích diagramů a ilustrována na příkladu.
@inproceedings{BUT76259,
author="Václav {Dvořák} and Jiří {Jaroš}",
title="A Programmable Interconnection Network for Multiple Communication Patterns",
booktitle="Proceedings of the Sixth International Conference on Systems, ICONS 2011",
year="2011",
pages="6--11",
publisher="International Academy, Research, and Industry Association",
address="St. Maarten",
isbn="978-1-61208-002-4",
url="https://www.fit.vut.cz/research/publication/9476/"
}