Detail publikace

Reduction of Power Dissipation Through Parallel Optimization of Test Vector and Scan Register Sequences

KOTÁSEK, Z.; ŠKARVADA, J.; STRNADEL, J. Reduction of Power Dissipation Through Parallel Optimization of Test Vector and Scan Register Sequences. Proceedings of the 13th IEEE International Symposium on Design and Diagnostics of Electronic Circuits and Systems. Vienna: IEEE Computer Society, 2010. p. 364-369. ISBN: 978-1-4244-6610-8.
Název česky
Redukce příkonu pomocí souběžné optimalizace pořadí aplikace testovacích vektorů a pořadí registrů ve scan řetězech
Typ
článek ve sborníku konference
Jazyk
anglicky
Autoři
Kotásek Zdeněk, doc. Ing., CSc.
Škarvada Jaroslav, Ing., Ph.D.
Strnadel Josef, Ing., Ph.D. (UPSY)
URL
Klíčová slova

test vector, scan chain, low power, power dissipation, optimization, genetic algorithm, CMOS, AMI, ordering

Abstrakt

Ve článku je představena nová metoda redukce příkonu během aplikace testu. Výhodou této metody, ve srovnání s existujícími přístupy, je použití přesnějších postupů pro hodnocení příkonu testovaného obvodu. Vyšší přesnosti bylo dosaženo jednak použitím přesnější metriky a jednak simulací aplikace testu. Namísto odhadu příkonu vycházejícího z vyhodnocení Hammingovy vzdálenosti mezi testovacími vektory je v případě naší metody příkon ohodnocen na základě znalosti nízkoúrovňové struktury obvodu pro konkrétní cílovou technologii - v našem případě CMOS popsanou pomocí AMI knihovny. Další přínos navžené metody spočívá v tom, že neoptimalizuje pořadí aplikace testovacích vektorů a pořadí registrů ve scan řetězcích nezávisle na sobě, tj. postupně, jako to dělají ostatní metody, ale závisle na sobě, tj. souběžně. Díky těmto vlastnostem dosahuje navržená metoda lepších výsledků v podstatném procentu experimentů prováděných nad benchmarkovými obvody ze sad ISCAS85, ISCAS89 a ITC99.

Rok
2010
Strany
364–369
Sborník
Proceedings of the 13th IEEE International Symposium on Design and Diagnostics of Electronic Circuits and Systems
ISBN
978-1-4244-6610-8
Vydavatel
IEEE Computer Society
Místo
Vienna
BibTeX 
@inproceedings{BUT35979,
  author="Zdeněk {Kotásek} and Jaroslav {Škarvada} and Josef {Strnadel}",
  title="Reduction of Power Dissipation Through Parallel Optimization of Test Vector and Scan Register Sequences",
  booktitle="Proceedings of the 13th IEEE International Symposium on Design and Diagnostics of Electronic Circuits and Systems",
  year="2010",
  pages="364--369",
  publisher="IEEE Computer Society",
  address="Vienna",
  isbn="978-1-4244-6610-8",
  url="https://www.fit.vut.cz/research/publication/9201/"
}
Nahoru