Detail publikace

Test Controller Synthesis Constrained by Circuit Testability Analysis

RŮŽIČKA, R.; STRNADEL, J. Test Controller Synthesis Constrained by Circuit Testability Analysis. In Proceedings of 10th Euromicro Conference on Digital System Design, Architectures, Methods and Tools. Los Alamitos: IEEE Computer Society Press, 2007. p. 626-633. ISBN: 0-7695-2978-X.
Název česky
Syntéza řadiče testu založená na analýze testovatelnosti obvodu
Typ
článek ve sborníku konference
Jazyk
anglicky
Autoři
Růžička Richard, doc. Ing., Ph.D., MBA (UPSY)
Strnadel Josef, Ing., Ph.D. (UPSY)
Klíčová slova

testability analysis, test controller, RTL digital circuit diagnostics

Abstrakt

V článku je popsána metoda syntézy řadiče testu využívající výsledky analýzy testovatelnosti. Navržená metoda umožňuje vytvořit konečný automat s výstupem, jež může v průběhu testu řídit povolovací, adresové a hodinové vstupy prvků testovaného obvodu. Popsaná metoda analýzy testovatelnosti je efektivní pro zřetězené struktury datové části obvodů popsané na úrovni RT. Těsné svázání analýzy testovatelnost a syntézy řadiče testu umožní zlevnit testování obvodů ve smyslu snížení plochy čipu nutné pouze pro testování, snížení doby testu a zvýšení pokrytí poruch. Veškeré postupy jsou formálně popsány.

Rok
2007
Strany
626–633
Sborník
Proceedings of 10th Euromicro Conference on Digital System Design, Architectures, Methods and Tools
ISBN
0-7695-2978-X
Vydavatel
IEEE Computer Society Press
Místo
Los Alamitos
BibTeX 
@inproceedings{BUT28840,
  author="Richard {Růžička} and Josef {Strnadel}",
  title="Test Controller Synthesis Constrained by Circuit Testability Analysis",
  booktitle="Proceedings of 10th Euromicro Conference on Digital System Design, Architectures, Methods and Tools",
  year="2007",
  pages="626--633",
  publisher="IEEE Computer Society Press",
  address="Los Alamitos",
  isbn="0-7695-2978-X"
}
Nahoru