Detail publikace

Reduction of Test Vectors Volume by Means of Gate-Level Reconfiguration

STAREČEK, L.; SEKANINA, L.; KOTÁSEK, Z. Reduction of Test Vectors Volume by Means of Gate-Level Reconfiguration. Proc. of 2008 IEEE Design and Diagnostics of Electronic Circuits and Systems Workshop. Bratislava: IEEE Computer Society, 2008. p. 255-258. ISBN: 978-1-4244-2276-0.
Název česky
Redukce počtu testovacích vektorů pomocí rekonfigurace na úrovni hradel
Typ
článek ve sborníku konference
Jazyk
anglicky
Autoři
Stareček Lukáš, Ing., Ph.D. (VZ EHW)
Sekanina Lukáš, prof. Ing., Ph.D. (UPSY)
Kotásek Zdeněk, doc. Ing., CSc.
Klíčová slova

digital circuit, test vector, reconfiguration

Abstrakt

Článek popisuje způsob umožňující snížit počet testovacích vektorů číslicového obvodu pomocí rekonfigurace některých hradel obvodu. Rekonfigurace je provedena před tím, než je aplikována posloupnost testovacích vektorů. První experimenty ukazují, že je možné snížit počet testovacích vektorů na 70% původní hodnoty.

Rok
2008
Strany
255–258
Sborník
Proc. of 2008 IEEE Design and Diagnostics of Electronic Circuits and Systems Workshop
ISBN
978-1-4244-2276-0
Vydavatel
IEEE Computer Society
Místo
Bratislava
BibTeX 
@inproceedings{BUT27766,
  author="Lukáš {Stareček} and Lukáš {Sekanina} and Zdeněk {Kotásek}",
  title="Reduction of Test Vectors Volume by Means of Gate-Level Reconfiguration",
  booktitle="Proc. of 2008 IEEE Design and Diagnostics of Electronic Circuits and Systems Workshop",
  year="2008",
  pages="255--258",
  publisher="IEEE Computer Society",
  address="Bratislava",
  isbn="978-1-4244-2276-0",
  url="https://www.fit.vut.cz/research/publication/8603/"
}
Nahoru