Detail publikace

RTL Testability Analysis Based on Circuit Partitioning and Its Link with Professional Tool

ŠKARVADA, J.; HERRMAN, T.; KOTÁSEK, Z. RTL Testability Analysis Based on Circuit Partitioning and Its Link with Professional Tool. IEEE 8th Workshop on RTL and High Level Testing. Beijing: Institute of Computing Technology, Chinese Academy of Sciences, 2007. p. 175-181.
Název česky
RTL analýza testovatelnosti využívající rozdělení obvodu na bloky a propojení s profesionálními nástroji
Typ
článek ve sborníku konference
Jazyk
anglicky
Autoři
Škarvada Jaroslav, Ing., Ph.D.
Herrman Tomáš, Ing., Ph.D.
Kotásek Zdeněk, doc. Ing., CSc.
URL
Klíčová slova

Testable block, power consumption estimation, test vectors generation, power consumption optimization.

Abstrakt

V příspěvku je prezentována metoda analýzy testovatelnosti založená na rozdělení testovaného obvodu (CUA) na testovatelné bloky (TB). Pro tento účel je využito formálního přístupu vycházejícího z metod diskrétní matematiky. Rozdělení obvodu na testovatelné bloky ja dále využito pro optimalizaci pro nízký příkon během aplikace testu. V článku jsou popsány softwarové nástroje vyvinuté během výzkumu a jejich možná integrace do profesionálního návrhového systému. Taktéž jsou demonstrovány experimentální výsledky získané aplikací navržené metodologie na vybrané benchmarkové obvody a reálné obvody z praxe.

Rok
2007
Strany
175–181
Sborník
IEEE 8th Workshop on RTL and High Level Testing
Vydavatel
Institute of Computing Technology, Chinese Academy of Sciences
Místo
Beijing
BibTeX 
@inproceedings{BUT26071,
  author="Jaroslav {Škarvada} and Tomáš {Herrman} and Zdeněk {Kotásek}",
  title="RTL Testability Analysis Based on Circuit Partitioning and Its Link with Professional Tool",
  booktitle="IEEE 8th Workshop on RTL and High Level Testing",
  year="2007",
  pages="175--181",
  publisher="Institute of Computing Technology, Chinese Academy of Sciences",
  address="Beijing",
  url="https://www.fit.vut.cz/research/publication/8487/"
}
Soubory
Nahoru