Accelerating Tests of Arithmetic Circuits Through On-FPGA Stimuli Generation and Their Reduction

Vyhodnocení odolnosti proti poruchám, odhad odolnosti proti poruchám, funkční verifikace, vysokoúrovňová syntéza, generování testbedů

Tento článek zkoumá jednu z možností, jak urychlit odhad odolnosti proti poruchám pro aritmetické obvody. Urychlení je dosaženo prostřednictvím redukce testovacích stimulů. V našem výzkumu jsme využili zjednodušený generátor stimulů implementovaný přímo na čipu. Tento generátor produkuje čísla s určitým krokem (tj. každé n-té číslo). Výsledky jsou získány experimentováním na skutečném hradlovém poli FPGA (z angl. Field Programmable Gate Array). Výsledky potvrzují hypotézu, že mohou existovat vhodná nastavení, u kterých se přesnost detekce kritických bitů bitstreamu FPGA jen mírně zhorší, ale doba testu se výrazně sníží. Pro nastavení generátoru je nutné zvolit vhodný krok, protože určité kroky výrazně snižují přesnost odhadu. Naše data ukazují, že kroky o velikostech větších než 30 neposkytují žádné další efektivní zrychlení. V tomto článku jsou rovněž uvažovány aplikace, které vyžadují určit chybovost pro každý typ potenciální poruchy. Pro ilustraci těchto měření ve článku představujeme a využíváme nový tzv. schodišťový diagram. Výsledky ukazují, že velikost obvodu měla minimální vliv na přesnost. Obecným závěrem je, že vyladěním správného nastavení jednoduchého generátoru na čipu lze dosáhnout výrazného zrychlení odhadu odolnosti proti poruchám. Nízká režie plochy na čipu jednoduchého generátoru přitom ponechává ušetřené prostředky testované jednotce, což v případě možnosti paralelního vyhodnocování několika jednotek dále podpoří akceleraci odhadu.