High-speed stateful packet classifier based on TSS algorithm optimized for off-chip memories

100G; cache, externí paměť, FPGA, LSU, vysokorychlostní sítě, Open vSwitch, OpenFlow, vykonávání mimo pořadí, paketová klasifikace, SmartNIC, TSS

Tato práce prezentuje modulární architekturu stavového paketového klasifikátoru s vykonáváním mimo pořadí. Architektura využívá paměť DDR4 SDRAM pro uložení milionů klasifikačních pravidel i s jejich stavovou informací. Přístup do paměti generovaný síťovým provozem výrazně degraduje propustnost DDR4 pamětí. Tato architektura obsahuje cache a agregační fronty, aby tento problém zmírnila. Paměťový subsystém také podporuje rušení transakcí a využívá zpracování mimo pořadí i na úrovní paketů  v hlavní zřetězené lince pro další zvýšení propustnosti. Implementace aktualizace pravidel je neblokující a může běžet během běžné klasifikace bez dopadů na výkon. Aktualizace může probíhat na stejných rychlostech jako vlastní vyhledávání. Architektura je optimalizovaná pro síťový provoz sítí moderních datacenter a nízkou spotřebu paměti na čipu. Díky tomu je vhodná pro implementaci virtuálních přepínačů jako je Open vSwitch. Výsledná architektura s konfigurací o velikosti milionů exact match pravidel dokáže zpracovávat provoz až na rychlosti 202 Gbit/s (300Mp/s) v případě obvyklých velikosti paketu až 51 Gbit/s (76 Mp/s) v nejhorším případě s nejkratšími pakety s použitím běžně dostupné dvoukanálové  64 bitové DDR4-2666 MHz.  Architektura využívá méně zdrojů FPGA (bez započítání paměti cache) než de facto standardní Xilinx MIG DDR4 řadič. Prezentovaná architektura umožňuje použít levné komoditní FPGA karty s DDR4 pamětmi pro zpracování provozu na 100Gbit/s sítích, což představuje výrazné snížení celkové ceny zařízení pro tyto úlohy.