Synthesis of approximate circuits for LUT-based FPGAs

approximate circuits, logic synthesis, LUT

Approximate computing je novým paradigmatem, kdy obětujeme přesnost výpočtu za cenu zlepšení jiných parametrů jako je např. plocha obvodu na čipu, délka kritické cesty a/nebo spotřeba energie. Existuje mnoho prací, které ukazují, že aproximativní hardwarové komponenty sloužící jako základní stavební bloky pro energeticky úspornou implementaci složitých systémů dovolují významný nárůst účinnosti a/nebo výkonu výměnou za malé ztráty v kvalitě výstupu. Nedávné studie však odhalily, že aproximativní komponenty optimalizované především pro ASIC nabízejí při použití v FPGA asymetrický zisk. V této práci představujeme iterativní metodu návrhu pro automatizovanou syntézu elementárních aproximativních komponent nativně optimalizovaných pro použití v FPGA na bázi LUT. Metoda zohledňuje počet LUT a propagační zpoždění na úrovni LUT namísto počtu hradel a logických úrovní. Pomocí této metody jsme syntetizovali různé aproximativní sčítačky (až 64bitové) a násobičky (8bitové a 16bitové). V porovnání se současným stavem techniky dosahují naše návrhy lepšího kompromisu při zohlednění nejhoršího případu absolutní chyby, počtu LUT a propagačního zpoždění. Navržené přibližné sčítačky a násobičky jsou k dispozici online ve formě Verilog netlistů sestávajících ze 4, 5 a 6 vstupových LUT.