Detail publikace
Statistical Model Checking of Approximate Circuits: Challenges and Opportunities
approximate circuit, error, trade-off, relaxed equivalence, formal verification, timed automaton, stochastic automaton, modeling, simulation, statistical model checking
Řada prací ukázala, že tzv. aproximativní obvody mohou hrát důležitou roli při vývoji zohledňujícím efektivní využití prostředků elektronických systémů. To motivuje mnohé výzkumníky k návrhu nových přístupů při hledání optimálního kompromisu mezi aproximační chybou a úsporami prostředků prodané aplikace aproximativních obvodů. Tyto práce a přístupy se však zaměřují především na návrhová hlediska související se rozvolněním funkčních požadavků, avšak další hlediska (např. dynamiku/stochastičnost signálů a parametrů, rozvolněnou/nefunkční ekvivalenci, testování a formální verifikaci) opomíjejí. Tento článek se snaží představit krok směrem k formální verifikaci časově závislých vlastností systémů založených na aproximativních obvodech. Nejprve článek představuje náš přístup k modelování těchto systémů prostředky stochastických časovaných automatů, přičemž tento přístup přesahuje hranice číslicových, kombinačních a/nebo synchronních obvodů, jelikož je aplikovatelný i v oblastech sekvenčních, analogových a asynchronních obvodů. Dále - článek ukazuje princip a výhody ověřování vlastností modelovaných aproximativních systémů pomocí techniky statistického ověřování modelů. Konečně, článek zhodnocuje náš přístup a nastiňuje možné směry našeho dalšího výzkumu.
@inproceedings{BUT162083,
author="Josef {Strnadel}",
title="Statistical Model Checking of Approximate Circuits: Challenges and Opportunities",
booktitle="Proceedings of the 2020 Design, Automation & Test in Europe Conference & Exhibition (DATE)",
year="2020",
pages="1574--1577",
publisher="IEEE Computer Society",
address="Grenoble",
doi="10.23919/DATE48585.2020.9116207",
isbn="978-3-9819263-4-7",
url="https://ieeexplore.ieee.org/document/9116207"
}