Detail publikace

Input and Output Generation for the Verification of ALU: a Use Case

ČEKAN, O.; PÁNEK, R.; KOTÁSEK, Z. Input and Output Generation for the Verification of ALU: a Use Case. In Proceedings of 2018 IEEE East-West Design and Test Symposium, EWDTS 2018. Kazan: IEEE Computer Society, 2018. p. 331-336. ISBN: 978-1-5386-5710-2.
Název česky
Generování vstupů a výstupů pro verifikaci ALU
Typ
článek ve sborníku konference
Jazyk
anglicky
Autoři
Čekan Ondřej, Ing., Ph.D. (UFYZ)
Pánek Richard, Ing. (UPSY)
Kotásek Zdeněk, doc. Ing., CSc.
Klíčová slova

Stimuli generation, arithmetic logic unit, probabilistic constrained grammar, functional verification

Abstrakt

Příspěvek prezentuje přístup univerzálního generování stimulů pro aritmeticko-logickou jednotku (ALU). Přístup je zaměřen jak na generování vstupních dat, tak na generování očekávaného výstupu v jednom stimulu. Tím je možno vynechat referenční model ve funkční verifikaci. Proces generování je založen na pravděpodobnostní omezené gramatice, která je navržena pro univerzální popis stimulů pro různé systémy. Gramatika je zpracována navrženým frameworkem, jehož výstupem je validní stimul. V práci je prezentován experiment s dosaženým pokrytím ve funkční verifikaci.

Rok
2018
Strany
331–336
Sborník
Proceedings of 2018 IEEE East-West Design and Test Symposium, EWDTS 2018
ISBN
978-1-5386-5710-2
Vydavatel
IEEE Computer Society
Místo
Kazan
DOI
10.1109/EWDTS.2018.8524641
UT WoS
000517795800024
EID Scopus
2-s2.0-85057963277
BibTeX 
@inproceedings{BUT155097,
  author="Ondřej {Čekan} and Richard {Pánek} and Zdeněk {Kotásek}",
  title="Input and Output Generation for the Verification of ALU: a Use Case",
  booktitle="Proceedings of 2018 IEEE East-West Design and Test Symposium, EWDTS 2018",
  year="2018",
  pages="331--336",
  publisher="IEEE Computer Society",
  address="Kazan",
  doi="10.1109/EWDTS.2018.8524641",
  isbn="978-1-5386-5710-2",
  url="https://www.fit.vut.cz/research/publication/11833/"
}
Nahoru