Detail publikace

Scalable Construction of Approximate Multipliers With Formally Guaranteed Worst Case Error

MRÁZEK, V.; VAŠÍČEK, Z.; SEKANINA, L.; JIANG, H.; HAN, J. Scalable Construction of Approximate Multipliers With Formally Guaranteed Worst Case Error. IEEE Trans. on VLSI Systems., 2018, vol. 26, no. 11, p. 2572-2576. ISSN: 1063-8210.
Název česky
Škálovatelná konstrukce aproximativních násobiček s formálně garantovanou maximální chybou
Typ
článek v časopise
Jazyk
anglicky
Autoři
Klíčová slova

Approximate computing circuits and systems, circuit synthesis, circuits, computers and information processing

Abstrakt

Přibližné počítání využívá faktu, že řada aplikací toleruje určité chyby při výpočtech. Přibližné obvody, jako jsou násobičky, se v těchto aplikacích používají ke snížení celkového elektrického příkonu. Nicméně se pro jejich vytváření používají buď ad-hoc struktury nebo se používá automatizovaný návrh, který je však pro velké obvody komplikovaný z důvodu velkého prohledávaného stavového prostoru. Navíc existující metody typicky neposkytují formální garanci chyby pro velké aproximační násobičky. Tyto problémy jsme vyřešili pomocí obecné a efektivní metody pro konstrukci kvalitních velkých násobiček z pohledu návrhových parametrů, jako je maximální chyba a energie (součin příkonu a zpoždění). Tento přístup je demonstrován na návrhu přibližných 16-bitových násobiček, který je porovnán s dalšími metodami prezentovanými v literatuře.

Rok
2018
Strany
2572–2576
Časopis
IEEE Trans. on VLSI Systems., roč. 26, č. 11, ISSN 1063-8210
DOI
UT WoS
000448911900033
EID Scopus
BibTeX
@article{BUT155014,
  author="MRÁZEK, V. and VAŠÍČEK, Z. and SEKANINA, L. and JIANG, H. and HAN, J.",
  title="Scalable Construction of Approximate Multipliers With Formally Guaranteed Worst Case Error",
  journal="IEEE Trans. on VLSI Systems.",
  year="2018",
  volume="26",
  number="11",
  pages="2572--2576",
  doi="10.1109/TVLSI.2018.2856362",
  issn="1063-8210",
  url="https://www.fit.vut.cz/research/publication/11678/"
}
Nahoru