Detail publikace

Fault Tolerance Properties of Systems Generated with the Use of High-Level Synthesis

LOJDA, J.; PODIVÍNSKÝ, J.; KOTÁSEK, Z. Fault Tolerance Properties of Systems Generated with the Use of High-Level Synthesis. In Proceedings of IEEE East-West Design & Test Symposium. Kazan: IEEE Computer Society, 2018. p. 80-86. ISBN: 978-1-5386-5710-2.
Název česky
Odolnost proti poruchám systémů generovaných principy vysokoúrovňové syntézy
Typ
článek ve sborníku konference
Jazyk
anglicky
Autoři
Lojda Jakub, Ing., Ph.D. (UPSY)
Podivínský Jakub, Ing., Ph.D. (UFYZ)
Kotásek Zdeněk, doc. Ing., CSc.
Klíčová slova

Vysokoúrovňová syntéza, High-Level Synthesis, vyhodnocení odolnosti proti poruchám, odhad odolnosti proti poruchám, Catapult C, C++, VHDL.

Abstrakt

Během posledních dekád se elektronické systémy staly důležitou součástí řízení mnoha kritických procesů a tyto procesy vyžadují vysokou spolehlivost řízení. Tím jsou kladeny požadavky na vývojáře těchto systémů, aby i tyto systémy byly implementovány s vysokou mírou odolnosti. Díky stále rostoucí úrovni integrace na čipu se zvyšují i možnosti elektronických systémů. Tento fakt vede na realizaci pokročilých architektur, čímž je výrazně navyšován počet člověkohodin potřebných k návrhu. Obecně přijímanou strategií pro řešení tohoto problému je přesun vývoje na vyšší úroveň abstrakce (např. na úroveň algoritmu) a využít tzv. vysokoúrovňové syntézy (High-Level Synthesis, HLS). V našem výzkumu jsme se rozhodli ověřit, zda použití HLS ovlivní počet kritických bitů bitstreamu pro hradlová pole FPGA ve srovnání s klasickým přístupem, kdy je systém popisován v jazyce VHDL. Pro zvolenou sadu testů vyplynulo, že HLS dosahuje lepších výsledků nejen z pohledu spotřebovaných zdrojů, ale také z pohledu počtu kritických bitů bitstreamu, jenž jsou pro implementaci takto syntetizovaných obvodů použity. Pro zvolenou sadu obsahovaly obvody generované pomocí HLS o 3.03 procentních bodů méně kritických bitů. V těchto experimentech nebyla do testovaných obvodů vkládána redundance za účelem snížení počtu těchto kritických bitů.

Rok
2018
Strany
80–86
Sborník
Proceedings of IEEE East-West Design & Test Symposium
ISBN
978-1-5386-5710-2
Vydavatel
IEEE Computer Society
Místo
Kazan
DOI
10.1109/EWDTS.2018.8524631
UT WoS
000517795800018
EID Scopus
2-s2.0-85057975361
BibTeX 
@inproceedings{BUT155010,
  author="Jakub {Lojda} and Jakub {Podivínský} and Zdeněk {Kotásek}",
  title="Fault Tolerance Properties of Systems Generated with the Use of High-Level Synthesis",
  booktitle="Proceedings of IEEE East-West Design & Test Symposium",
  year="2018",
  pages="80--86",
  publisher="IEEE Computer Society",
  address="Kazan",
  doi="10.1109/EWDTS.2018.8524631",
  isbn="978-1-5386-5710-2",
  url="https://www.fit.vut.cz/research/publication/11752/"
}
Nahoru