Configurable FPGA Packet Parser for Terabit Networks with Guaranteed Wire-Speed Throughput

packet parser, HLS, P4, Ethernet, high-speed networks, VHDL

Při neustále rostoucí propustnosti počítačových sítí, je neustále zájem o rychlejších a rychlejší analyzátory paketů na všech bodech síťové infrastruktury. Analýza paketů je klíčovou operací, která významně ovlivňuje celkovou dosažitelnou propustnost každého síťového zařízení. Krom toho, tato operace musí být předřazena jakémukoli dalšímu zpracování dat jako filtrace/klasifikace, hloubková analýza paketů a podobně. Tenhle článek prezentuje architekturu analyzátoru paketů, která umožňuje dosažení až terabitových propustností na současných FPGA čipech a tato celková rychlost zpracování je zachována dokonce i na nejkratších paketech a bez ohledu na počet podporovaných síťových protokolů. Architekturu našeho analyzátoru je též možné automaticky generovat z vysoce-úrovňového popisu protokolů v jazyce P4, co zjednoduší rychlé nasazení nových protokolů do sítě. Výsledky prezentované v tomto článku potvrzují, že naše automatický generovaná analyzátory jsou schopny dosáhnout efektivní propustnost více než 1 Tb/s (nebo více než 2000 milionů paketů za sekundu) na FPGA čipech Xilinx UltraScale+ a okolo 800 Gb/s (nebo více než 1200 milionů paketů za sekundu) na jejich předchozí generací Virtex-7 FPGA čipů.