Detail publikace
Packet Classification with Limited Memory Resources
Kořenek Jan, doc. Ing., Ph.D. (UPSY)
DCFL, packet classification, FPGA, P4
Bezpečnost sítí a monitorovacích zařízení využívá klasifikace paketú na porovnání hlaviček paketú vúči množině pravidel. Hadrvérové architektury byli navrhovány na akceleraci klasifikace paketú s cílem dosáhnout propustnosti 100Gbps. Tihle architektury jsou navrhovány s ohledem na maximalní propustnost i pro nejkratší délky paketú. FPGA SoC a Intel Xeon s FPGA však mají omezené zdroje pro vícero akcelerátorú. Často je tedy vhodné dosáhnout kompromisu mezi úrovní akcelerace a množstvým zabratých zdrojú na čipu. Proto jsme navrhli novou hardvérovou architekturu na kalsifikaci paketú, která dokáže škálovat množství zdrojú a propustnost. Na dosáhnutí prúměrné propustnosti 10 Gbps, architektura vyžaduje pouze 20 pamětí BRAM pro 5500 pravidel. Navyše architektura škáluje až na propustnost 100 Gbps za cenu dalších paˇmetových zdrojú.
@inproceedings{BUT144481,
author="Michal {Kekely} and Jan {Kořenek}",
title="Packet Classification with Limited Memory Resources",
booktitle="In proceedings 2017 Euromicro Conference on Digital System Design",
year="2017",
pages="179--183",
publisher="Institute of Electrical and Electronics Engineers",
address="Vieden",
doi="10.1109/DSD.2017.61",
isbn="978-1-5386-2145-5"
}