Detail publikace

Relaxed equivalence checking: a new challenge in logic synthesis

VAŠÍČEK, Z. Relaxed equivalence checking: a new challenge in logic synthesis. In Proceedings 2017 IEEE 20th International Symposium on Design and Diagnotics of Electronic Circuit & Systems. Dresden: IEEE Computer Society, 2017. p. 1-6. ISBN: 978-1-5386-0472-4.
Název česky
Přibližná ekvivalence: nový problém logické syntézy
Typ
článek ve sborníku konference
Jazyk
anglicky
Autoři
Vašíček Zdeněk, doc. Ing., Ph.D. (UPSY)
Klíčová slova

equivalence checking, relaxed equivalence checking, logic circuits, formal techniques, sat solvers, binary decision diagrams

Abstrakt

Funkční ekvivalence je takřka neodmyslitelnou součástí každého syntézního nástroje. Formální ekvivalence je jedním z klíčových nástrojů, který dovoluje syntéze garantovat, že dva obvody reprezentují stejnou logickou funkci. Nástroje formální ekvivalence prošly mnohaletým vývojem a umožňují řešit komplexní problémy, tj. obvody obsahující miliony hradel. S příchodem konceptu přibližného počítání se však objevil problém nový - otázka formální přibližné ekvivalence.

Rok
2017
Strany
1–6
Sborník
Proceedings 2017 IEEE 20th International Symposium on Design and Diagnotics of Electronic Circuit & Systems
ISBN
978-1-5386-0472-4
Vydavatel
IEEE Computer Society
Místo
Dresden
DOI
10.1109/DDECS.2017.7968435
UT WoS
000403405200001
EID Scopus
2-s2.0-85021433470
BibTeX 
@inproceedings{BUT144425,
  author="Zdeněk {Vašíček}",
  title="Relaxed equivalence checking: a new challenge in logic synthesis",
  booktitle="Proceedings 2017 IEEE 20th International Symposium on Design and Diagnotics of Electronic Circuit & Systems",
  year="2017",
  pages="1--6",
  publisher="IEEE Computer Society",
  address="Dresden",
  doi="10.1109/DDECS.2017.7968435",
  isbn="978-1-5386-0472-4",
  url="https://www.fit.vut.cz/research/publication/11410/"
}
Nahoru