Detail publikace

Error Mitigation using Approximate Logic Circuits: A Comparison of Probabilistic and Evolutionary Approaches

SÁNCHEZ-CLEMENTE, A.; ENTRENA, L.; HRBÁČEK, R.; SEKANINA, L. Error Mitigation using Approximate Logic Circuits: A Comparison of Probabilistic and Evolutionary Approaches. IEEE TRANSACTIONS ON RELIABILITY, 2016, vol. 65, no. 4, p. 1871-1883. ISSN: 0018-9529.
Název česky
Maskování chyb pomocí aproximovaných logických obvodů: Porovnání pravděpodobnostního a evolučního přístupu
Typ
článek v časopise
Jazyk
anglicky
Autoři
Sánchez-Clemente Antonio José (FIT)
Entrena Luis (FIT)
Hrbáček Radek, Ing., Ph.D. (VZ EHW)
Sekanina Lukáš, prof. Ing., Ph.D. (UPSY)
URL
Klíčová slova

Approximate logic circuit, error mitigation, evolutionary computing, single-event transient (SET), single-event upset (SEU)

Abstrakt

Miniaturizace elektronických komponent je velkou výzvou pro zajištění spolehlivosti číslicových obvodů. Protože zálohování obvodů jako je třímodulová redundance (TMR) vede ke značnému nárůstu velikosti obvodu, je výhodné používat jednodušší přístupy. Aproximované obvody dovolují optimalizovat logiku určenou pro potlačení poruch různého typu, např. přechodové, občasné a permanentní poruchy. Optimalizace obvodů zálohy tak, aby dosahovaly co nejvyšší schopnosti maskovat poruchy a současně byla redukována jejich plocha, je obtížný problém. V této studii jsou navrženy a porovnány dva přístupy pro generování aproximovaných obvodů pro systém TMR. Pravděpodobnostní přístup aproximuje obvod s využitím greedy algoritmu a pravděpodobnostního odhadu chyby. Evoluční přístup nabízí radikálně jiná řešení, která je obtížné najít jinými postupy. Kombinací obou metod je možné prozkoumat prostor možných řešení velmi detailně. Experimenty ukazují, že evoluční přístup je schopen dodat o něco lepší řešení. Obě tyto metody ale významně vylepšují stávající přístupy v oblasti implementace částečné obvodové redundance.

Rok
2016
Strany
1871–1883
Časopis
IEEE TRANSACTIONS ON RELIABILITY, roč. 65, č. 4, ISSN 0018-9529
DOI
10.1109/TR.2016.2604918
UT WoS
000391284600019
EID Scopus
2-s2.0-84990841014
BibTeX 
@article{BUT130920,
  author="Antonio José {Sánchez-Clemente} and Luis {Entrena} and Radek {Hrbáček} and Lukáš {Sekanina}",
  title="Error Mitigation using Approximate Logic Circuits: A Comparison of Probabilistic and Evolutionary Approaches",
  journal="IEEE TRANSACTIONS ON RELIABILITY",
  year="2016",
  volume="65",
  number="4",
  pages="1871--1883",
  doi="10.1109/TR.2016.2604918",
  issn="0018-9529",
  url="http://dx.doi.org/10.1109/TR.2016.2604918"
}
Nahoru