Detail publikace
Evolutionary Circuit Design for Fast FPGA-Based Classification of Network Application Protocols
Sekanina Lukáš, prof. Ing., Ph.D. (UPSY)
Kořenek Jan, doc. Ing., Ph.D. (UPSY)
Žádník Martin, Ing., Ph.D. (UPSY)
Košař Vlastimil, Ing., Ph.D. (UPSY)
Application protocol, Classifier, Cartesian genetic programming, Field programmable gate array
Evoluční návrh dovoluje vytvářet rychlé a efektivní implementace číslicových obvodů. V článku je ukázáno, jak evolučně navržené obvody minimalizující latenci a plochu na čipu vedly ke zvýšení propustnosti klasifikátoru aplikačních síťových protokolů. Klasifikátor je určen pro vysokorychlostní sítě s propustností 100 Gbps. Protože je cílem dosáhnout co nejnižší latence, klasifikátor je konstruován jako kombinační obvod v programovatelném hradlovém poli (FPGA). Klasifikace je provedena pomocí prvního paketu, který přenáší aplikační data. Vylepšení latence (a plochy na čipu) získané pomocí kartézského genetického programování bylo validováno pomocí profesionálních nástrojů pro vývoj FPGA aplikací. Kvalita klasifikace byla vyhodnocena pomocí reálných síťových dat. Výsledky byly porovnány s běžně používanými klasifikátory založenými na regulárních výrazech popisujících aplikační protokoly.
@article{BUT130909,
author="David {Grochol} and Lukáš {Sekanina} and Jan {Kořenek} and Martin {Žádník} and Vlastimil {Košař}",
title="Evolutionary Circuit Design for Fast FPGA-Based Classification of Network Application Protocols",
journal="APPLIED SOFT COMPUTING",
year="2016",
volume="38",
number="1",
pages="933--941",
doi="10.1016/j.asoc.2015.09.046",
issn="1568-4946",
url="https://www.fit.vut.cz/research/publication/10900/"
}