Detail publikace
Using Formal Verification of Parameterized Systems in RAW Hazard Analysis in Microprocessors
automatic formal verification, microprocessor, register transfer level description, parameterised system, RAW hazard
Implementace linky zřetězení v procesorech s aplikačně-specifickým využitím je nachylná k chybám, z čehož plyne potřeba pro odpovídající verifikaci výsledných návrhů. Pro tento účel byla navržena řada technik, znichž ovšem většina vyžaduje výrazné manuální zapojení ze strany vývojáře. Článek představuje nový automatizovaný přístup pro detekci hazardů typu RAW (read-after-write) v linkách s zřetězení, které zpracovávají instrukce ve vstupním pořadí. Přístup je založen na statické analýze datových cest použité k nalezení potenciálních zdrojů hazardů, která je následována převodem nalezených problémových částí do podoby parametrizovaného systému. Tento systém je poté formálně verifikován pro ověření, zda jsou veškeré nalezené poteciální hazardy správně ošetřeny. Přístup byl také úspěšně aplikován na několika netriviálních modelech mikroprocesorů.
@inproceedings{BUT119794,
author="Lukáš {Charvát} and Aleš {Smrčka} and Tomáš {Vojnar}",
title="Using Formal Verification of Parameterized Systems in RAW Hazard Analysis in Microprocessors",
booktitle="Proceedings of 15th International Workshop on Microprocessor Test and Verification (MTV 2014)",
year="2014",
pages="83--89",
publisher="IEEE Computer Society",
address="Austin, TX",
doi="10.1109/MTV.2014.21",
isbn="978-1-4673-6858-2",
url="http://ieeexplore.ieee.org/xpl/articleDetails.jsp?arnumber=7087240"
}