Detail publikace
Design Methodology of Configurable High Performance Packet Parser for FPGA
Packet Parsing, Latency, FPGA
Analýza paketů patří mezi základní operace vykonávané na všech místech síťové infrastruktury. Moderní sítě mají vysoké nároky na výkonnost a možnost konfigurace modulů analyzátorů paketů. Avšak vysokorychlostní analyzátory často potřebují velice velké množství hardwarových zdrojů. Navrhujeme proto architekturu zřetězeného analyzátoru paketů pro FPGA, který poskytuje okrem vysoké propustnosti (více jak 100 Gb/s) i nízkou latenci. Navíc, poměr latence, propustnosti a použitých zdrojů je možné ladit, aby zodpovídal konkrétní aplikaci. Analyzátor je ručně optimalizován díky přímé implementaci ve VHDL, navzdory tomu je jeho struktura velice uniformní and jednoduše rozšířitelná o nové protokoly.
@inproceedings{BUT111580,
author="Viktor {Puš} and Lukáš {Kekely} and Jan {Kořenek}",
title="Design Methodology of Configurable High Performance Packet Parser for FPGA",
booktitle="17th IEEE Symposium on Design and Diagnostics of Electronic Circuits and Systems",
year="2014",
pages="189--194",
publisher="IEEE Computer Society",
address="Warszawa",
doi="10.1109/DDECS.2014.6868788",
isbn="978-1-4799-4558-0",
url="https://www.fit.vut.cz/research/publication/10616/"
}