Detail publikace
Reliability Indicators for Automatic Design and Analysis of Fault-Tolerant FPGA Systems
Podivínský Jakub, Ing., Ph.D. (UPSY FIT VUT)
Kotásek Zdeněk, doc. Ing., CSc. (UPSY FIT VUT)
Vyhodnocení odolnosti proti poruchám, automatický návrh systémů odolných proti poruchám, analýza, FPGA, FT-EST, vysokoúrovňová syntéza, Catapult C, Redundantní datové typy
S pronikáním elektronických systémů do oblastí, kde je vyžadována vysoká spolehlivost, vznikají nové metody, které zakomponují spolehlivost do neošetřených systémů. Před samotným využitím těchto metod je nutné danou metodu prakticky otestovat a ohodnotit její účinnost pro danou aplikaci. V našem výzkumu se obecně zabýváme možností urychlení vývoje spolehlivých systémů pomocí automatizace. Pro tyto účely je však vhodné mít rovněž způsob automatického ohodnocení spolehlivosti daného systému. V naší předchozí práci jsme představili FT-EST (Fault Tolerance ESTimation) framework, který slouží k testování elektronických systémů implementovaných do FPGA a zaměřuje se na minimalizaci uživatelské interakce a především na akceleraci samotného testu. V této publikaci využíváme informace obdržené ze zmíněného frameworku k detailnímu ohodnocení systému, jež zachová jisté aspekty oproti pouhému vyčíslení procentuálního zastoupení kritických bitů bitstreamu FPGA. Ve výzkumu se zaměřujeme na SRAM FPGA a jazyk VHDL a C++ v kombinaci s nástroji vysokoúrovňové syntézy (High-level Synthesis, HLS).
@INPROCEEDINGS{FITPUB11870, author = "Jakub Lojda and Jakub Podiv\'{i}nsk\'{y} and Zden\v{e}k Kot\'{a}sek", title = "Reliability Indicators for Automatic Design and Analysis of Fault-Tolerant FPGA Systems", pages = "93--96", booktitle = "20th IEEE Latin American Test Symposium (LATS 2019)", year = 2019, location = "Santiago, CL", publisher = "IEEE Computer Society", ISBN = "978-1-7281-1756-0", doi = "10.1109/LATW.2019.8704593", language = "english", url = "https://www.fit.vut.cz/research/publication/11870" }