Set of tools for RTL circuits testability analysis

RTL, analýza testovatelnosti, vyhledávání I-cest, formální model, návrh řetězce scan

Domácí stránka produktu: http://www.fit.vutbr.cz/~skarvada/ruz/ Vytvořené nástroje umožňují automatický převod návrhu obvodu zapsaného pomocí strukturálního VHDL na formální model vyvinutý na UPSY. Lze je použít pro nalezení transparentních datových cest (I-cest), analýzu testovatelnosti, návrh řetězce scan. Je možné využít vlastní knihovny prvků.

Domácí stránka produktu: http://www.fit.vutbr.cz/~skarvada/ruz/

Tento produkt je volně šířitelný software: je možné jej dále distribuovat a/nebo modifikovat při dodržení podmínek GNU GPL publikovaných Free Software Foundation, buď ve verzi 3 nebo (dle vašeho úsudku) libovolné vyšší verzi, viz http://www.fsf.org/licensing/licenses/gpl.html