Detail publikace

Memory Aware Packet Matching Architecture for High-Speed Networks

KEKELY, M.; KEKELY, L.; KOŘENEK, J. Memory Aware Packet Matching Architecture for High-Speed Networks. In Proceedings of the 21st Euromicro Conference on Digital Systems Design. Praha: IEEE Computer Society, 2018. p. 1-8. ISBN: 978-1-5386-7376-8.
Název česky
Architektura klasifikace paketů pro vysoko-rychlostní sítě s ohledem na paměť
Typ
článek ve sborníku konference
Jazyk
anglicky
Autoři
Kekely Michal, Ing.
Kekely Lukáš, Ing., Ph.D. (UPSY)
Kořenek Jan, doc. Ing., Ph.D. (UPSY)
Klíčová slova

packet classification, BRAM, exact match

Abstrakt

Klasifikace paketů je důležitá operace pro velké množství různých síťových úloh - od přepínání nebo směrování až po monitorování a bezpečnost. Všeobecně musí být využity akcelerované architektury implementující klasifikaci aby se dosáhlo požadovaných propustností na vysoko-rychlostních sítích. Praktické architektury klasifikace pro FPGA musí být schopny klasifikovat víc než jeden paket v každém hodinovém cyklu. Toho může být dosaženo využitím více paralelních procesních bloků, což ale vede na replikaci logiky a zejména pak paměťových zdrojů. Proto navrhujeme novu paralelní hardwarovou architekturu pro exaktní klasifikaci několika paketů v jednom hodinovém cyklu založenou na hašování, která redukuje duplikaci paměti. Základní myšlenka využívá fakt, ze moderní FPGA mají stovky BlockRAM buněk, ke kterým může být přistupováno nezávisle. Naše výsledky ukazují, že navržený přístup využívá paměť efektivně a škáluje výjimečně dobře se zvýšenou kapacitou. Například navržená architektura je schopna dosáhnout propustnosti více než 2 Tb/s s efektivní kapacitou pro více než 40 000 pravidel pro IPv4 toky za cenu pouze 366 BlockRAM a kolem 57 000 LUT.

Rok
2018
Strany
1–8
Sborník
Proceedings of the 21st Euromicro Conference on Digital Systems Design
ISBN
978-1-5386-7376-8
Vydavatel
IEEE Computer Society
Místo
Praha
DOI
10.1109/DSD.2018.00017
UT WoS
000537466600001
EID Scopus
2-s2.0-85056449046
BibTeX 
@inproceedings{BUT155090,
  author="Michal {Kekely} and Lukáš {Kekely} and Jan {Kořenek}",
  title="Memory Aware Packet Matching Architecture for High-Speed Networks",
  booktitle="Proceedings of the 21st Euromicro Conference on Digital Systems Design",
  year="2018",
  pages="1--8",
  publisher="IEEE Computer Society",
  address="Praha",
  doi="10.1109/DSD.2018.00017",
  isbn="978-1-5386-7376-8",
  url="https://www.fit.vut.cz/research/publication/11819/"
}
Nahoru