Seminars take place at L314 every Friday from 10am to 11am.
Portable Test and Stimulus Standard, Vertical Reuse and Automation
Ever-increasing demands on embedded and computer systems increase their design complexity, putting more pressure on their error-free creation. A typical way of ensuring this is through functional verification, which is becoming harder with the increasing complexity of designs. New approaches and methods have to be developed, such as the Portable Test and Stimulus Standard, providing a higher level of abstraction and defining graph-based models of verification intent used to drive stimuli generation. The main focus of the standard is on redundancy reduction through driving stimuli generation and reusability. The reusability of the model is intended on all the platforms, which we call horizontal reuse (simulation, emulation, FPGA), and all design levels, which we call vertical reuse (IP block, subsystem, whole system). Despite its clear definition and benefits it provides, its utilization is still at its beginning, giving room for usability research and automation proposals. The work focuses on reusability across all design levels. The main idea is to build the model for the full system, starting with models for its blocks using the control flow analysis to define interconnection between them. The use of control flow analysis is based on the assumption that control signals have the most considerable influence on the functionality of the design. The aim is to reduce the amount of knowledge needed for the successful interconnection of models representing verification intent. The goal is to (semi)automate all necessary steps, increasing efficiency and reducing the error-prone of the model creation.
Debuggable Superscalar Architecture Generator for Network Applications with DDR and Malformed Packet Support
Known and guaranteed performance characteristics are essential in the majority of network applications.
Special care must be taken for generated superscalar hardware architectures that utilize DDR-like memories for 100G+ applications.
Complex hardware architectures with many buffers and cyclic paths are prone to performance oscillations under hard-to-model loads.
Current High-Level Synthesis (HLS) compilers (Dynamatic, PandA-bambu, VitisHLS, etc.) struggle with scalability in control-complex programs.
Various essential features like performance counters exacerbate the situation. The problem is deeply rooted in the architecture and IR of the compiler itself. This seemingly small detail is significant drawback and it forces architect to write HDL-like code in HLS, rendering HLS to be just an additional level of abstraction.
To address this, I developed a tool that allows for incremental HLS transformations to be applied in a controllable manner,
ultimately translating software like description to exposed threads where performance counters can be added for straightforward performance debugging.
With the current state of the tool, it is possible to compile a complete packet processing core with multiple packet classifier
tree and table algorithms mapped into various memories with satisfactory results and negligible development time.
This is possible thanks to optimizations from LLVM, Z3, and ABC, along with a custom threading optimization library and completely reworked Limited Bit-blasting, Bit Manipulation Idiom Recognizer, Loop Rotations and Merging, Sparse Value Propagation, If-Converter, IO Allocator, Scheduler, Register Allocator and more than 300 additional transformations.
However, shared memories in out-of-order infrastructure and exception handling can still significantly degrade compiler or hardware performance.
This is mainly due to internal code explosions, which can usually be mitigated with user-provided guidance for heuristics and can always be resolved by manually splitting the code into more threads with dedicated IO.
Flying like a superhero - first-person-view agent control using electrical brain signals
In my talk I provide an update on my curious proposition of a novel mental task for a non-invasive brain-computer interface (BCI) based on electroencephalography (EEG). Brain-computer interfaces, especially those based on EEG, are mainly used as the means of communication and interaction with the world for people with severe paralysis, but they also find their use in post-stroke rehabilitation. However, another potential usage of BCIs is that of an additional human-computer interface modality even for healthy individuals. My work falls in the latter category and aims to provide a separate channel of control of spatial positioning and navigation. In this talk I discuss the outcomes of my analysis of a publicly available dataset that I bent to sort of suit my needs.
Designing Automatically the architecture of a CNN model
Abstract: Convolutional neural networks (CNNs) have shown outstanding performance for tasks involving grid-like structured data such as images and videos. The architecture of a CNN model comprises various types of layers, such as convolutional layers, activation layers, separable convolutional layers, pooling layers, and fully connected layers. Designing the optimal architecture of a CNN model for a particular task involves a huge discrete search space and is considered an NP-hard combinatorial problem. This problem is commonly known as Neural Architecture Search (NAS), and various approaches have been developed to solve it. An overview of these approaches will be given, and an efficient NAS technique will be discussed in detail. Finally, the potential future directions will be highlighted.
BIO:Dr. Muhammad Hussain is a Professor in the Department of Computer Science, King Saud University, Saudi Arabia. He received an M.Sc. and an M. Phil., both from University of the Punjab, Lahore, Pakistan, in 1990 and 1993 respectively. In 2003, He received a Ph.D. in Computer Science from Kyushu University, Fukuoka, Japan. He worked as Post-Doc researcher in Kyushu University from April 2003 to Sept. 2005 and received funding from Japan Science and Technology Agency (JST). He joined the Department of Computer Science, KSU, in Sept. 2005 as an Assistant Professor. His current research interests include Deep Learning, Image Forensics, Digital Watermarking, Medical Imaging (Mammograms, Diabetic Retinopathy, EEG Brain Signals, CT scans), Biometrics (Face recognition, Fingerprint Recognition, EEG Recognition). In these research areas, he two patents and has published more than 150 research papers in ISI indexed journals, and the proceedings of refereed international conferences. He has received several research grants from Japan Science and Technology Agency (JST), National Science Technology and Innovation Plan (NSTIP) of Saudi Arabia, and Research Center of College of Computer and Information Sciences, KSU, Deanship of Scientific Research, KSU. He is a member of editorial boards, advisor and reviewer of many famous ISI journals, international conferences and funding agencies. He was an Editor of Journal of Computer and Information Sciences, King Saud University (Elsevier) and has served on the program committees of various international conferences.
TBA
TBA
Ultrasound Treatment Planning with Gradient-Based Optimization Using JAX
Optimizing ultrasound treatment planning is crucial for precise and effective therapies, such as High-Intensity Focused Ultrasound (HIFU). Traditionally, this process relies on manual transducer adjustments by experts, which are time-consuming and prone to limitations in precision. By utilizing JAX's automatic differentiation, we efficiently compute gradients to optimize treatment parameters, offering faster convergence and more precise results. Furthermore, the ease of porting simulations and optimization to a GPU enhances performance, allowing for more practical clinical application. While not yet achieving full real-time feasibility, this combination of autodiff gradients, complex simulations, and GPU acceleration could mean a significant step forward in making personalized ultrasound treatment planning faster.
Scalable HW-aware Neuroevolutionary Algorithms
In my dissertation, I deal with the techniques for the automated design of convolutional neural network (CNN) architectures. A special attention is paid to HW-aware NAS methods, which focus on the automated design of CNN architectures for devices with limited resources (power, memory, ...). In my work, I investigate the combination of HW-aware NAS methods and the use of approximate circuits (e.g. multipliers) in the convolutional layers of CNN models in order to further optimize the HW parameters. On this seminar talk, I intend to go through the individual milestones of my research, starting from the initial implementation of the CGP-based HW-aware NAS method called EvoApproxNAS, followed by the investigation and implementation of frameworks for HW parameter estimation/prediction on various HW architectures, to my most recent implementation of supernetwork based HW-aware NAS method called ApproxDARTS. To finish my talk I plan to introduce the final work plan for the remaining time of my PhD study.
Utilizing Regular Expression matching offload in Intrusion Detection Systems
String pattern matching is a compute-expensive problem that is present in many security applications today. With the increasing traffic this problem is becoming more relevant to optimize. This presentation will cover the approach that we proposed during my internship at UCLouvain university where we used a commodity network interface card with a built-in hardware offload for pattern matching.
Utilizing Cartesian Genetic Programming in Selected Biomedical Informatics Tasks
Cartesian Genetic Programming (CGP) is a valuable tool in fields where the explainability of solutions is essential, especially when hardware constraints like power consumption limitations exist. This presentation covers my recent research on two problems of biomedical informatics that require such solutions. The first part focuses on the multi-objective evolutionary design of explainable EEG classifiers for major depressive disorder and alcohol dependency disorder. The second part provides an overview of my internship at the University of York and my current work on the co-evolutionary design of classifiers for levodopa-induced dyskinesia and bradykinesia in individuals with Parkinson's disease.
Accelerating Two-dimensional Wave Propagation Simulations Using Pruned Fast Fourier Transform
Spectral methods are highly efficient for solving wave propagation problems due to their use of Fourier transforms, which provide exponential convergence with respect to grid resolution, resulting in highly accurate gradient estimation. However, due to the complexity of material boundaries, oversampling of the medium is often required to prevent stair-casing artifacts and phase shifts. In cases where a narrow bandwidth source or weakly heterogeneous media are used-such as organs in the human body, rock formations in the earth's crust, or metals in engineering structures-the spatial spectrum pressure distribution tends to be sparse. Based on this observation, we hypothesis that the use of Pruned FFT can significantly improve computational efficiency. As a proof of concept, we implemented the pruned FFT for gradient calculation in ultrasound wave propagation benchmarks using the k-Wave toolbox. Our results, tested on human head models with varying materials such as skull, skin, and brain tissue, demonstrated a 1.8x speedup compared to the dense FFT version, with only a marginal increase in error of around 4% on average. This performance improvement shows promise for enhancing the efficiency of spectral methods in ultrasound simulations and other wave-based applications.
Development of a Cross-modal Biomarkers-based Machine Learning Framework to Assess and Track the Cognitive Skills Impairments for Early Detection of Mental Health Issues
This research focuses on the development of a cross-modal, biomarker-based machine learning framework aimed at assessing and tracking cognitive skill impairments for the early detection of mental health issues. The framework integrates various data modalities such as facial expressions, speech patterns, writing, and physiological signals to provide a comprehensive analysis of cognitive performance. Machine learning algorithms are employed to detect subtle changes in cognitive functioning, which are critical for early diagnosis. The goal is to create an accessible, non-invasive tool that can assist clinicians in monitoring mental health conditions over time. This approach is expected to improve the accuracy and timeliness of mental health interventions.
Assessment of mental stress and anxiety from analysis of brain signals
This study explores the critical field of Assessment of brain signals for the classification of stress, anxiety, and depression. These prevalent mental health disorders impact a significant portion of the population, and our focus is on identifying pre-onset signals through key domains: Band Biomarkers, Asymmetry, Brain Connectivity, and Time-Domain Analysis. By analyzing these areas, we aim to identify reliable markers that support early detection, leading to improved management of these conditions. With around 70% of brain disorders linked to these domains, our review offers an in-depth analysis of current research, laying the groundwork for developing innovative methods to advance mental health diagnostics and care.
Exploring Neural Cellular Automata
In this presentation, we explore Neural Cellular Automata (NCA) with a primary focus on their application to semantic segmentation tasks. We demonstrate the innovative potential and adaptability of NCA in handling complex segmentation challenges. Our findings suggest that NCA not only offers a promising avenue for future research in semantic segmentation but also holds potential across various computational fields. Unlike traditional neural networks, NCA represents a novel computational model with unique characteristics and methods for controlling the learning process.
afft: multiplatform library for FFT-like transformations
Fast Fourier Transformation (FFT) and other related transformations are very demanding and time-consuming computations. There are many C/C++ libraries focusing on providing an efficient FFT implementation on a specific hardware such as CPUs, GPUs and others. However, their tight specialization implies low portability. If an application is supposed to be multiplatform, either a several versions of the program or a wrapper around the FFT must be written. The afft library is a modern C++17 wrapper library addressing this problem, allowing to use most of features offered by the backend libraries while providing extra layer of safety checks and other features.
Hybrid Methods in the Optimization of NP-Hard Problems
The exponentially increasing complexity of NP-hard problems does not allow for the use of conventional optimization methods considering current technologies. Achieving an acceptable solution quality for real-world problem instances is often possible only at the cost of significant computational resources and through suitable application-specific techniques (problem representation, heuristics). This presentation discusses my preliminary experiments with representation learning in metaheuristics, where, despite early efforts, no performance improvements have been observed so far. Nevertheless, I remain optimistic about future advancements. The second part of the presentation will focus on the Vehicle Routing Problem (VRP), my effort to identify popular VRP variants, and the methods used to solve them in recent literature, including a review of generic solvers usable on various VRP variants.
Integrating Evolutionary Approaches and Machine Learning for Enhanced Log Parsing and Anomaly Detection
This presentation investigates advanced techniques to enhance log parsing and anomaly detection through evolutionary and machine learning methods. Initially, we explore the automation of log parsing using evolutionary approaches and potential extensions. For anomaly detection, we plan to examine how various log parsing techniques influence accuracy and differentiate between template and parameter-level anomalies. Furthermore, there is an intention to implement interpretable detection methods for real-time applications.
Early Detection of Alzheimer';s Disease: Integrating EEG and MRI Biomarkers in Preclinical Stages
In this talk, we will explore the detection of early biomarkers for Alzheimer's disease (AD) using EEG and MRI data, focusing on the preclinical stages. We will review the challenges of identifying suitable datasets, particularly the scarcity of preclinical AD data, and discuss the dataset that forms the basis of this research. I will highlight findings from structural and functional MRI, particularly how brain atrophy and network changes manifest early in AD. Finally, we will examine how combining EEG with MRI data could improve our understanding of AD progression and enhance early detection efforts.
TransInferSim: Towards Fast and Accurate Evaluation of Embedded Hardware Accelerators for Transformer Neural Networks
Transformer neural networks represent the latest breakthrough in AI, outperforming models like CNNs and RNNs by utilizing self-attention mechanisms and enabling parallel processing of input sequences to better capture long-range dependencies in data. However, research on the design of energy-efficient hardware accelerators for fast execution of transformers is still in its infancy. The hardware needs to leverage massive parallelism, especially for processing multi-head attention operations. While accelerators for transformers are being discussed in the literature, efficient scheduling of cache operations has not yet been addressed. We introduce TransInferSim, a simulation tool for accurately estimating the energy consumption involved in accelerating these networks. This involves calculating performance metrics such as cycle counts, memory usage, and the number of memory accesses and computations. By combining this tool with the Accelergy tool, we can then estimate the energy consumption, execution time, and on-chip area. The proposed tool allows for the accurate determination of cache misses at different levels and with different victim selection policies. It supports different memory hierarchies and offers several strategies for scheduling operations on compute units. Consequently, we can optimize the architecture for a particular network, as demonstrated through multi-objective design space exploration to adjust the size of processing arrays.
Information on projects, publications and activities at DCSY
Introduction of new PhD students
Portable Test and Stimulus Standard, Vertical Reuse and Automation
Ever-increasing demands on embedded and computer systems increase their design complexity, putting more pressure on their error-free creation. A typical way of ensuring this is through functional verification, which is becoming harder with the increasing complexity of designs. New approaches and methods have to be developed, such as the Portable Test and Stimulus Standard, providing a higher level of abstraction and defining graph-based models of verification intent used to drive stimuli generation. The main focus of the standard is on redundancy reduction through driving stimuli generation and reusability. The reusability of the model is intended on all the platforms, which we call horizontal reuse (simulation, emulation, FPGA) and all design levels, which we call vertical reuse (IP block, subsystem, whole system). Despite its clear definition and benefits it provides, its utilization is still at its beginning, giving room for usability research and automation proposals. The work focuses on reusability across all design levels. The main idea is to build the model for the full system, starting with models for its blocks using the control flow analysis to define interconnection between them. The use of control flow analysis is based on the assumption that control signals have the most considerable influence on the functionality of the design. The aim is to reduce the amount of knowledge needed for the successful interconnection of models representing verification intent. The goal is to (semi)automate all necessary steps, increasing efficiency and reducing the error-prone of the model creation.
Nearly overhead-less multi-threaded controller synthesis for network applications
Current state-of-the art HLS compilers like DASS/Dynamatic require inter-thread communication data to be stored in buffers. This adds latency and extends duration of critical sections in multi-threaded controllers to levels which forbidding practical use. In this work, we show that it is possible to remove this restriction using Non-Oscillatory-Feedback-Path rewrite algorithm together with Model checking for stalls and flushes on handshake paths. For example, stateful filter application (~120CL in C++) can now be directly compiled for arbitrary Ethernet speed and Pkt/clk, BRAM/DDR4/HBM2 with pipeline synchronization logic formally verified and resource consumption expected for a hand written design. In contrast, the previous version of this example app contains additional ~6K CL of heuristic functions to compensate for fluctuations due to critical section realizations.
TBA
TBA
Hash-Based Pattern Matching Architecture
Constantly increasing speeds of network links push up requirements on the performance of network security and monitoring systems. Many network applications such as intrusion detection systems (IDSes) perform deep packet inspection and detect network threats using a ruleset with many signatures. Due to high computation complexity, network applications must use hardware acceleration to achieve wire-speed 100 Gbps throughput. Pattern matching - the most computationally intensive part of deep packet inspection, especially in IDSes - is usually accelerated in hardware. However, current hardware architectures use massive replication of memories and data structures and thus can support only small sets of signatures. To support large rulesets, fast approximate pre-filters can sift the network traffic and significantly decrease the load of further exact signature matching in software or hardware. Therefore, this thesis deals with designing a highly efficient hash-based pre-filtration architecture that replaces the complex signature matching with a significantly simpler short string matching. The pre-filter performs the matching by several parallel hash functions and a suitably shared set of memory blocks forming a hash table. Due to the lack of memory replication, hardware resources are efficiently utilized and the architecture supports large sets of signatures. The architecture also achieves a high level of pre-filtration and its throughput is scalable to hundreds of Gbps. In addition, the thesis further presents architecture optimizations focused on efficient hardware resources utilization and shows their benefits for an open-source IDS Snort acceleration system, Pigasus. Moreover, the proposed concept of hardware architecture is actively used in hardware accelerated network security and monitoring devices used by the Ministry of the Interior of the Czech Republic and has been transferred to a commercial company.
Detection of Material Surface Damage via Neural Network
The presentation explores the use of neural networks to analyse photographs of material surfaces and identify signs of damage such as cracks, corrosion, and wear. The results of neural networks will be discussed and compared with results achieved only via basic image processing techniques such as edge detection, Hough line transformation, image segmentation, etc. The presentation also describes datasets used for training.
Integrating density-aware correction into sound-speed propagation predictor
This presentation shows the update of the HelmNet model to a more straightforward predictor of ultrasound propagation. The updated predictor simplifies the model architecture while integrating density correction. Furthermore, by removing the recurrent approach, the predictive process is much streamlined and easier to train and run, making it more accessible.
ApproxDARTS: Differentiable Neural Architecture Search with Approximate Multipliers
Integrating the principles of approximate computing into the design of hardware-aware deep neural networks (DNN) has led to DNNs implementations showing good output quality and highly optimized hardware parameters such as low latency or inference energy. In this work, we present ApproxDARTS, a neural architecture search (NAS) method enabling the popular differentiable neural architecture search method called DARTS to exploit approximate multipliers and thus reduce the power consumption of generated neural networks. We showed on the CIFAR-10 data set that the ApproxDARTS is able to perform a complete architecture search within less than 10 GPU hours and produce competitive convolutional neural networks (CNN) containing approximate multipliers in convolutional layers. For example, ApproxDARTS created a CNN showing an energy consumption reduction of (a) 53.84% in the arithmetic operations of the inference phase compared to the CNN utilizing the native 32-bit floating-point multipliers and (b) 5.97% compared to the CNN utilizing the exact 8-bit fixed-point multipliers, in both cases with a negligible accuracy drop. Moreover, the ApproxDARTS is 2.3 times faster than a similar but evolutionary algorithm-based method called EvoApproxNAS.
Introduction of the 1st year PhD student
Introduction of the 1st year PhD student.
Mapping Cognitive Impairments and Biomarkers to Refine Mental Disorder Diagnosis and Intervention
In this presentation, I will present three objectives of my research. The first one focuses on developing a Cognitive Skills Impairment Map to improve the comprehension of mental disorders by correlating specific cognitive deficits with the diagnostic criteria established in the DSM-V. The research aims to enhance the precision of mental disorder diagnoses and provide a foundation for more effective intervention strategies. Additionally, it investigates candidate biomarkers that could signal the presence of mental health disorders, thus aiding in their early detection. By identifying these candidate biomarkers, the study seeks to facilitate prompt and targeted therapeutic measures. Furthermore, the selection of pertinent biomarkers associated with cognitive skills is examined to discern the underlying causes of cognitive impairments inherent in various mental disorders.
Assessment of mental stress and anxiety from analysis of brain signals
We delve into the critical domain of "Assessment of brain signals for the classification of stress, anxiety, and depression." These pervasive mental health disorders affect a substantial portion of the population, and our focus centers on the identification of pre-onset signals using pivotal domains: Band Biomarkers, Asymmetry, Brain Connectivity, and Time-Domain analysis. By examining these domains, we aim to uncover reliable markers that can facilitate early detection and ultimately, improved management of these disorders. With approximately 70% of brain disorders originating from these domains, our review provides a thorough exploration of the current state of research and paves the way for developing innovative approaches to enhance mental health diagnostics and care.
Multi-objective Evolutionary Design of Explainable EEG Classifier
As EEG is non-invasive and increasingly more available and cost-effective, it is being used in a growing number of fields. However, the conventional classification using machine learning methods requires a difficult manual selection of features. Deep learning techniques do not require manual feature selection but do not provide explainable solutions required for biomedical applications. The presented work aims to create an automated method for the evolutionary design of explainable EEG classifiers through a combination of genetic algorithm, traditional approaches for classifier design, and multi-objective design techniques to achieve a good trade-off between the number of features and classification accuracy.
Techniques for Efficient Fourier Transform Computation in Ultrasound Simulations
Noninvasive ultrasound surgeries represent a rapidly growing field in medical applications. Preoperative planning often relies on computationally expensive ultrasound simulations. This paper explores methods to accelerate these simulations by reducing the computation time of the Fourier transform, which is an integral part of the simulation in the k-Wave toolbox. Two experiments and their results will be presented. The first investigates substituting the standard Fast Fourier Transform (FFT) with a Sparse Fourier Transform (SFT). The second approach utilises filtering of the frequency spectrum, inspired by image compression algorithms. The aim of both experiments is to find a suitable method for accelerating the Fourier transform while utilising the sparsity of the spectrum in acoustic pressure. Our findings show that filtering offers significantly better results in terms of computation error, leading to a substantial reduction in overall simulation runtime.
Pallet packing and other challenging problems in freight transportation
Finding optimal solutions for NP-hard problems typically requires exponential time. Many problems faced in freight transportation are NP-hard and need approximate algorithms to produce feasible solutions in a reasonable timeframe. This presentation delves into the heuristic solution of the classical pallet packing problem and discusses its real-world challenges, together with a few other related research areas. Automating and further improving key processes in freight transportation can produce time, cost, and environmental benefits.
Unlocking the secrets of Zero-Knowledge proofs
Abstract: Zero-knowledge proofs (ZKP) allow a prover to prove a claim such that the verifier learns nothing but the correctness of the claim. Succinct ZKP are ZKP where the size of the proof is exponentially smaller than the prover's input. The latter has seen a growing interest in blockchain applications in recent years. The talk will give a short introduction to ZKP and how they are constructed. We will touch on the blockchain application and the computational burden in generating these proofs.
BIO: Barak holds a Ph.D. in mathematics from the University of Auckland and held a postdoctoral position at the University of Pennsylvania, where his research was on public key cryptography, especially post-quantum cryptography. Barak was a researcher at Matter Labs, a team building zero-knowledge-proof solutions for blockchain applications, and is now leading the research efforts at Maya-ZK, a team that specialises in hardware acceleration for zero-knowledge proofs.
Advancements and Challenges in the Clinical Diagnosis of Alzheimer's Disease: A Focus on EEG Biomarkers
The presentation examines the current state of Alzheimer's Disease (AD) diagnosis, focusing on the limitations of traditional clinical methods and the potential of EEG as a diagnostic tool. We discuss the challenges in AD diagnosis, including issues with early detection and accuracy, and introduce EEG's capabilities in analyzing signal complexity and brain networks for identifying preclinical AD. The aim is to highlight EEG's emerging role in enhancing AD diagnosis within clinical settings.
Exploring Quantization and Mapping Synergy in Hardware-Aware Deep Neural Network Accelerators
It is well known that memory accesses to external memory (DRAM) require orders of magnitude more energy than accessing the on-chip memory subsystem. With that in mind, this work addresses the challenge of achieving energy-efficient execution of deep neural network (DNN) models on specialized hardware accelerators. Specifically, we delve into the synergy between model optimization using quantization and its scheduling for execution on an accelerator. For this purpose, we implemented an automated quantization framework employing the NSGA-II algorithm for multi-criteria optimization. By extending the state-of-the-art analytical tool Timeloop with support for data quantization, we explore the previously hidden space of model-to-HW mappings. This enables us to guide the multi-criteria optimization and achieve good quality tradeoffs between model accuracy and hardware parameters. We show that the Timeloop extension greatly impacts the overall energy consumption and latency by reducing the required number of memory accesses. On the Eyeriss accelerator and MobileNet V1 model, we were able to reach up to 37% energy reduction without any accuracy drop.
Leveraging AI for Enhanced Log Analysis
Log analysis is crucial for maintaining system health, security, and performance. Artificial Intelligence (AI) techniques provide promising solutions for automating and improving log analysis. The research tasks involve detecting types of logging devices, extracting event templates from logs, identifying anomalies, mapping IDs across different sources, and using Large Language Models (LLMs) for rule generation or query building. By leveraging AI, organizations can enhance efficiency, accuracy, and proactive management of log data.
AFFT: DFT and DTT library for MATLAB
Discrete fourier and trigonomic transformations are elementary tools used in signal processing and analysis. We will present you the progress on the AFFT library which extends MATLAB's current FFT capabilities while providing extra performance and functionality.
Exploring NCA Dynamics: Semantic Segmentation and Cell Communication
This work presents our investigation into Neural Cellular Automata (NCA) through two focused experiments. Initially, we examine the application of NCA in semantic segmentation, showcasing its potential as an innovative method. Our findings highlight the versatility of NCA in adapting to complex segmentation tasks, suggesting a promising direction for future research. Concurrently, we explore the role of cell-to-cell communication within NCA systems. This exploration reveals the significant influence of intercellular interactions on system behavior and evolution, emphasizing the importance of communication dynamics in shaping NCA performance. Through these experiments, we aim to contribute to the understanding of NCA mechanisms and their application potential in computational models.
A NUR-LFB method study: accelerating real-life simulation cases
A recent paper by Jean-Francois Aubry, Oscar Bates, Christian Boehm, et al. explores the intercomparison of various compressional wave models on a series of benchmarks relevant to transcranial ultrasound (TUS). Using the selected benchmark, we will show that such simulations can be (a) computed efficiently in parallel using the LFB method and (b) further optimized using Non-Unifiorm Resolution (NUR) modification. We will also discuss the accuracy of the approach in detail.
UNIGOU Exchange Program
Brazilian student Hayder Matos Batista Sobrinho, from Federal University of Minas Gerais UFMG, participates in a voluntary short-term INCBAC-UNIGOU (https://www.incbac.org/) research program at UPSY FIT BUT.
Efficient Computational Algorithms and Artificial Intelligence (AI) solutions for video processing dedicated FPGAs
Abstract: Several algorithms for calculating square roots and inverse square roots have been developed. These are oriented on normalized floating point numbers for single and double accuracy. The fast inverse square root (FISR) method will be presented. The Householder iteration method is applied here. The algorithm performs one multiplication operation less without losing accuracy. Many applications of Artificial Intelligence based inferencing are still in the research phase. In this talk, we will introduce the Vitis Video Analytics Software Development Kit framework (Xilinx), which focuses on video processing applications for inference from the video stream. We will discuss a set of Software plug-ins and Hardware IPs dedicated to Xilinx ZCU104 platform that are provided to FPGA designers to develop their solutions and applications.
BIO: Mariusz Węgrzyn received an M.Sc. degree in Electronics and Telecommunications, specialization: microelectronic circuit design from Gdańsk University of Technology, Faculty of Electronics, Computer Science and Telecommunications in 2002. From 2002 to 2019, he worked mainly in the industry as an engineer in companies such as Chipidea in Lisbon, Portugal; Evelux, Iskra, and Jozef Stefan Research Institute in Ljubljana, Slovenia; Alpha Microelectronics in Frankfurt (Oder), Germany; and Evatronix in Bielsko-Biała, Poland. In 2021, he received a PhD. degree in Electronics from AGH University of Science and Technology in Krakow. From 2020 to 2021, he was employed as an assistant at the Faculty of Electrical and Computer Engineering, Krakow University of Technology. Currently, he is an assistant professor at the same Faculty.
Evolution of Cryptographically Sound Boolean Functions
Based on its intended use, a cryptographically sound Boolean function needs to possess some combination of various cryptographic properties. The main factor limiting the quality of a Boolean function is the number of its input variables. Simply put, the larger the function is, the more secure it can be. Contemporary methods of Boolean function design either scale poorly or are able to create only a small subset of all functions with the desired properties. In this talk, I present the research summary of my Ph.D. thesis about new and more efficient methods of Evolutionary design of cryptographically sound Boolean functions. This includes the examination of several variants of genetic programming, genetic operators, replacement strategies, objective functions, and methods of parallelization, as well as the development of a new method of evaluating the cryptographic properties of a Boolean function to enable the use of semantic genetic operators.
Windower: Feature Extraction for Real-Time DDoS Detection Using Machine Learning
Distributed Denial of Service (DDoS) attacks are an ever-increasing type of security incident on modern computer networks. To tackle the issue, we propose Windower, a feature-extraction method for real-time network-based intrusion (particularly DDoS) detection. Our stream data mining module employs a sliding window principle to compute statistical information directly from network packets. Furthermore, we summarize several such windows and compute inter-window statistics to increase detection reliability. Summarized statistics are then fed into an ML-based attack discriminator. If an attack is recognized, we drop the consequent attacking source's traffic using simple ACL rules. The experimental results evaluated on several datasets indicate the ability to reliably detect an ongoing attack within the first six seconds of its start and mitigate 99% of flood and 92% of slow attacks while maintaining false positives below 1%. In contrast to state-of-the-art, our approach provides greater flexibility by achieving high detection performance and low resources as flow-based systems while offering prompt attack detection known from packet-based solutions. Windower thus brings an appealing trade-off between attack detection performance, detection delay, and computing resources suitable for real-world deployments.
Fault-tolerant FPGA reconfiguration controller
Fault tolerance is necessary for circuits operating in critical environments such as space, where radiation causes changes in logic levels. Therefore, I will present my work on a reconfiguration controller, a key component for repairing an FPGA after detecting such faults in its configuration memory. I am also working on increasing the resilience of the reconfiguration controller itself.
High-speed stateful packet processing
Abstact: Stateful network functions are critical in modern high-speed data networks, enabling dynamic management of data packets based on their history within the network. This capability is essential for tasks such as load balancing, traffic management, and monitoring, which require real-time processing and decision-making based on the state of the network traffic. Despite their importance, implementing these functions efficiently in high-speed networking environments presents significant challenges. This talk will cover multiple works addressing these challenges. At the heart of the proposal, we present RIBOSOME, a novel system based on programmable switches that leverages unused external memory using RDMA to store packet payload while processing packet headers on devices like CPUs or FPGAs. RIBOSOME effectively utilizes spare bandwidth from connected servers, demonstrating processing of 300G "worth of traffic" with stateful operations like firewalls and packet schedulers on a single machine. This machine, therefore, receives headers of packets comprising millions of new flows per second, which presents a challenge to maintain state. We evaluate different implementations of connection tracking techniques in software on modern multi-core machi We then seek help from the Network Interface Card (NIC) itself. We examine the performance implications of offloading connection tracking to these so-called SmartNICs. The study reveals that while NICs can support high throughput, they struggle with operations involving frequent updates to the packet classifier, a necessity for connection tracking. Those limitations significantly reduce throughput and even complete service denial, highlighting the need to select the connections that will be offloaded carefully. We finally explore techniques to leverage the NIC to assist in connection tracking for elephant flows.
CV: Tom Barbette is an Assistant Professor at UCLouvain in Belgium and in his research, he focuses primarily on high-speed networking and acceleration of network functions. After completing his Ph.D., he continued to a 3-year post-doc at the Networked Systems lab of Dejan Kostic at KTH, Sweden, which was followed by a year post-doc at the IP Networking Lab at UCL, Belgium. His work in areas such as efficient load balancing (RSS++, Cheetah), packet processing optimization (PacketMill, Packet Order Matters, Ribosome), and advanced network scheduling (Reframer) has been recognized and presented at prestigious conferences like NSDI, CoNEXT, and ACM SIGCOMM. His aim is to innovate the Internet with new but backward-compatible features based on novel programmable network infrastructure, such as SmartNICs and P4.
Link with slides: Download
Improving scalability of a architecture generator for network applications
Multi-terabit fiber optic transceivers were demonstrated, yet, it is challenging to implement stateful traffic filter for networks in 100G+ range. For this type of application, the off-chip DDR is required, which has non-deterministic access time. The implementation of a fully in-order architecture comes at a prohibitively large cost or severely constrained throughput. While this alone significantly complicates design, the off-chip memory controllers also exhibit various performance constraints and interface types, which significantly reduces the portability of the design and flexibility in general. With current high-level synthesis (HLS) techniques, it is required to describe design in a structural way, because otherwise compilation time is the infeasible. Structural description still has the problem of flexibility and portability.
In this work, I created a custom vectorizer, if-converter and scheduler for a HLS framework. The new approach allows for stream aware loop unrolling, bit-mask and bit-count patterns optimizations. Proposed optimizations prevent code explosion and extract complicated patterns early, making it possible to compile software-like programs without overhead in a reasonable time. This means that it is now possible to compile stateful filters for various interfaces and memory types, including segmented buses, AXI4, CHI, AvalonMM.
Flying like a superhero - first-person-view agent control using electrical brain signals
Is it possible to fly a drone in a first-person perspective by just "feeling" how I want to move in the environment next without having a probe implanted in my brain? Probably not. But I am trying it anyway.
In my talk I will introduce the topic of my dissertation by explaining this curious proposition of a novel mental task for a non-invasive brain-computer interface based on electroencephalography (EEG). The overarching ultimate goal is to provide a means of control of various agents in virtual or real settings. These agents could be things like computer game characters, robotic arms or UAVs. Basically anything for which it makes sense to have an onboard camera and first-person-view control. Literature review showed some promising related research supporting feasibility but not much research is there that would provide directly usable data. I describe three parts of my research that take that into account and lead to the ultimate goal: stimulation only - focusing on perception alone, task - focusing on the intent and imagination instead, and usable BCI with online processing and classification of task-related EEG - where the focus is online processing and feedback.
TBA
Did not responded
Evolutionary Exploration of a Neural Network for Predicting Ultrasound Propagation
The search for the optimal treatment plan in a focused ultrasound-based procedure is a complex multi-modal problem. It aims to deliver a solution within a clinically relevant time frame while maintaining precision above a critical threshold. We must balance clinical speed with precision. Machine learning offers a promising solution, as a recent neural predictor for acoustic skull propagation speeds up simulations significantly. To delve deeper into the design, we attempted to improve the solver using an evolutionary algorithm, questioning the significance of different building blocks. By utilizing Genetic Programming, we significantly enhanced the solution, resulting in a solver with approximately an order of magnitude better Root Mean Square Error (RMSE) for the predictor, all while still delivering solutions within a reasonable time frame. Additionally, a second study explored the impact of multi-resolution encoding on network precision, offering insights for further research on memory blocks and convolution kernel sizes in Partial Differential Equation (PDE) Recurrent Convolutional Neural Network (RCNN) solvers.
Differential Neural Network Architecture Search Employing Approximate Multipliers
As part of my dissertation work, I have recently been most interested in a differentiable approach to the automated design of convolutional neural network (CNN) architectures, called Differentiable Neural Architecture Search (NAS). The implemented solution is based on an existing method called DARTS (Differentiable Architecture Search) and was implemented by a student as a bachelor thesis. In this work, the original DARTS method was extended by the use of approximate multipliers in convolutional layers of CNNs in order to find the optimal tradeoff between accuracy and HW parameters of resulting CNN architecture. This method represents an alternative approach to NAS based on the evolutionary computing techniques that I have covered before and directly builds on my previous research.
Portable Test and Stimulus Standard, Vertical Reuse and Automation
Ever-increasing demands on embedded and computer systems increase their design complexity, putting more pressure on their error-free creation. A typical way of ensuring this is through functional verification, which is becoming harder with the increasing complexity of designs. New approaches and methods have to be developed, such as the Portable Test and Stimulus Standard, providing a higher level of abstraction and defining graph-based models of verification intent used to drive stimuli generation. The main focus of the standard is on redundancy reduction through driving stimuli generation and reusability. The reusability of the model is intended on all the platforms, which we call horizontal reuse (simulation, emulation, FPGA) and all design levels, which we call vertical reuse (IP block, subsystem, whole system). Despite its clear definition and benefits it provides, its utilization is still at its beginning, giving room for usability research and automation proposals. The work focuses on reusability across all design levels. The main idea is to build the model for the full system, starting with models for its blocks using the control flow analysis to define interconnection between them. The use of control flow analysis is based on the assumption that control signals have the most considerable influence on the functionality of the design. The aim is to reduce the amount of knowledge needed for the successful interconnection of models representing verification intent. The goal is to (semi)automate all necessary steps, increasing efficiency and reducing the error-prone of the model creation.
Utilizing Cartesian Genetic Programming to Enhance Polygenic Risk Score Calculation
The polygenic risk score (PRS) has proven to be a valuable tool for assessing an individual's genetic predisposition to phenotype (disease) within biomedicine in recent years. However, traditional regression-based methods for PRS calculation have limitations that can impede their accuracy and predictive power. In this presentation, I will show you some of the work done as part of the interfaculty IGA project focused on the use of PRS in plant cultivation. More precisely, a comparison between conventional PRS calculation and the proposed method using Cartesian Genetic Programming (CGP) as a way to overcome the limitations of traditional regression techniques and improve the accuracy of PRS prediction.
Exploring the impact of coefficient removal on the precision of wave propagation simulations
Over the past several months, I have been actively engaged in two projects. Firstly, I worked on the creation of a MATLAB wrapper for the FFT (Fast Fourier Transform) library. The primary objective was to assess the impact of removing a specific percentage of coefficients from a signal and observe its effect on the precision of the simulation. The goal is to gain insights into the accumulated error during wave propagation simulations when a given percentage of coefficients is removed from the signal. Additionally, another objective is to determine the overall sparsity of the signal during wave propagation simulations. Furthermore, I participated in the development of a new dashboard for the k-Dispatch system. This involved designing and implementing a user-friendly interface with various UI widgets to display relevant statistics based on user requirements. The dashboard aimed to provide a comprehensive overview of the system's performance and facilitate efficient decision-making.
Transferring Intrusion Detection/Prevention Systems to Shared-Nothing Architecture
High-speed networks require effective intrusion detection and prevention systems (IDS/IPS) like Suricata to empower cybersecurity teams in managing vast volumes of traffic. Current IDS/IPS architectures employ a shared-everything model, distributing data across multiple cores while utilizing locks and mutexes for synchronization. This design has facilitated a rapid integration of features, however at the expense of optimal performance and non-linear scalability. Transitioning towards a high-performance-centric architecture, this presentation explores the potential of adopting a shared-nothing architecture, a paradigm where individual CPU cores operate independently with minimal or no interaction. This model is known for enhancing performance and scalability, albeit with certain limitations. Its applicability to complex systems like IDS/IPS may not always be straightforward or even feasible. This presentation therefore presents and analyzes the challenges and outlines paths for future work.
Comprehensive Review of Mental Disorders: Cognitive Impairments and Biomarker Associations
Mental disorders encompass a broad spectrum of conditions, manifesting various cognitive, emotional, and behavioral symptoms. Understanding the intricate link between the clinical manifestations and their underlying causes remains at the forefront of neuroscientific research. This talk will delve into a comprehensive review of prevalent mental disorders and the associated cognitive and functional impairments.
Assessment of mental stress and anxiety from analysis of brain signals
We delve into the critical domain of "Assessment of brain signals for the classification of stress, anxiety, and depression." These pervasive mental health disorders affect a substantial portion of the population, and our focus centers on the identification of pre-onset signals using pivotal domains: Band Biomarkers, Asymmetry, Brain Connectivity, and Time-Domain analysis. By examining these domains, we aim to uncover reliable markers that can facilitate early detection and ultimately, improved management of these disorders. With approximately 70% of brain disorders originating from these domains, our review provides a thorough exploration of the current state of research and paves the way for developing innovative approaches to enhance mental health diagnostics and care.
Intelligent inspection and measurement of cylindrical cross section cavities with prediction of state changes
The presentation describes the damage that can occur in the tank gun barrel and the reasons for their occurrence. The presentation also describes the device for surface inspection of the tank gun barrel. The device is used to locate damaged areas in the tank gun barrel. It also presents several images of damaged areas obtained with this device. The work also presents a newly developed algorithm that automatically detects damaged areas in the images obtained in this way.
Wolfram Mathematica, a powerful tool for computation, prototyping, teaching and result presentation
Abstract:
Wolfram Mathematica stands out as a powerful tool for computation, teaching and presentation. It holds the industry-leading position in data processing and visualization. Built on the versatile, functional Wolfram Language, it excels as an efficient tool for application prototyping and problem solving. The product boasts completeness, consistency and stability, requiring no intricate setup or compatibility adjustments. Its extensive library comprises a rich array of methods, algorithms and tools encompassing virtually all applications and scientific disciplines.
In this presentation, we will showcase its fundamental functionalities and explore both simple and advanced applications across various research fields. This includes areas like machine learning and evolutionary computation, not limited to academia but also extending to industrial applications.
Learning the Wolfram Language is a swift and intuitive process, thanks in part to its unique help system, which is built around interactive example notebooks that can be modified and re-evaluated as needed to better understand the topic. With this approach, researchers need not to be seasoned software developers; they can focus entirely on addressing the core problem and delivering a compelling presentation of the results.
Information on projects, publications and activities at DCSY
Candidate for the post of Dean, programme introduction
Candidate for the post of Dean, programme introduction
The Quest for Hardware Support in Network Telemetry
Abstract: The possibility to programmatically add new functionality to network data planes has lately opened new exciting research directions. In this talk, I will present some of the work I have been doing towards rethinking the role of programmable switches when developing scalable network telemetry systems. I will discuss challenges and opportunities when dealing with the design of algorithms that aim at reducing the cost of network processing and data collection as much as possible. I will then conclude my talk with open research questions and considerations on how, in the future, programmable switches shall better support better advance network visibility.
BIO: Gianni Antichi is an Associate Professor at Dipartimento Elettronica, Informazione e Bioingegneria of Politecnico di Milano (Italy) and Senior Lecturer (Associate Professor) at the School of Electronic Engineering and Computer Science of Queen Mary University of London (United Kindgom). His research interests sit at the intersection of networks and systems and the goal is to develop hardware/software co-designs to improve performance and efficiency of end-host applications as well as packet-processing programs. He received a PhD in Information Engineering from the University of Pisa (Italy). His awards include the best paper at ACM SIGCOMM 2017, the ACM SOSR system 2019 as part of the NetFPGA program, the EPSRC New Investigator and the Facebook Networking Systems Research RFP in 2020.
Abstract: Intracerebral and high-density scalp electroencephalography are techniques that enable study electrical activity of human brain. To study electrophysiological brain activity during cognitive tasks and rest is essential to understand the underlying neural substrate of both normal brain functioning and disorders of mind. Projects that uncover electrophysiological correlates of normal cognitive functions as well as abnormalities in psychiatric disorders will be introduced in the lecture.
BIO: During the first 15 years of her research efforts, dr. Alena Damborská worked on functional organization of human brain using intracerebral electroencephalography (EEG) employing technique of event-related potentials. Her research focused on identification of neural substrate of cognitive functions, building upon her medical backgrounds and expertise in neuroscience and physiology. In the last few years, her work is focused on psychiatric disorders using high-density scalp EEG employing microstate approach. Dr. Damborská has contributed to the field of neuroscience by providing evidence for involvement of different brain structures in cognitive functions (Clinical neurophysiology, 2016) and by identifying electrophysiological correlates of functional brain abnormalities in affective disorders (Scientific Reports 2020, Frontiers in Psychiatry 2019). In her current work, Dr. Damborská extends her interest in cortico-subcortical interactions studied with simultaneous intracerebral and scalp EEG (Brain Topography 2021).
|
Date |
Speaker |
|
5th May 2023 |
Kučera J., Orsák, M., Tisovčík, P., Pánek, R. |
|
12th May 2023 |
Hussain, Y., Zaheer, M.A., Šišmiš, L., Bardonek, P., Fukač, T., Kekely, M., Kocnová, J. |
|
19th May 2023 |
Olšák, O, Chlebík, J., Kadlubiak, K., Hurta, M., Piňos, M., Husa, J. |
Evolutionary Optimization of a Focused Ultrasound Propagation Predictor Neural Network
The search for the optimal treatment plan of a focused ultrasound based procedure is a complex multi-modal problem, trying to deliver the solution in clinically relevant time while not sacrificing the precision bellow a critical threshold. To test a solution, a multitude of computationally expensive simulations need to be evaluated, often thousands of times. Recent renaissance of machine learning could provide a solution to this. Indeed, a state-of-the-art neural predictor of the Acoustic Propagation through a human skull was published recently, speeding up the simulation significantly. The utilized architecture, however, could use some improvements in precision. To explore the design more deeply, we made an attempt to improve the solver by use of an evolutionary algorithm, challenging the importance of different building blocks. Utilizing Genetic Programming, we managed to improve their solution significantly, resulting in a solver with approximately an order of magnitude better RMSE of the predictor, while still delivering solutions in reasonable time frame. Furthermore, a second study was conducted to gauge the effects of the multi-resolution encoding on precision of the network. These results are showing promising topics for further research on the effects of the memory blocks and convolution kernel sizes for PDE RCNN solvers.
EvoApproxNAS - HW-aware NAS employing approximate multipliers
In my dissertation, I deal with the techniques for the automated design of convolutional neural network (CNN) architectures using multi-criteria evolutionary optimization algorithms. I pay special attention to HW-aware NAS methods, which focus on the automated design of CNN architectures for devices with limited resources (power, memory, ...). In my work I investigate the combination of HW-aware NAS methods and the use of approximate circuits (e.g. multipliers) in the convolutional layers of CNN models in order to reduce the energy consumption. Recently I have been working on the adaptation of a super-net based HW-aware NAS method called Once-for-all. This approach addresses multiple problems associated with NAS such as the candidate CNNs evaluation, CNN performance prediction, and many more in order to achieve the SotA CNN model architectures for mobile devices.
Analysis of TLS Prefiltering for IDS Acceleration
Network intrusion detection systems (IDS) and intrusion prevention systems (IPS) have proven to play a key role in securing networks. However, due to their computational complexity, the deployment is difficult and expensive. Therefore, many times the IDS is not powerful enough to handle all network traffic on high-speed network links without uncontrolled packet drop. High-speed packet processing can be achieved using many CPU cores or an appropriate acceleration. But the acceleration has to preserve the detection quality and has to be flexible to handle ever-emerging security threats. One of the common acceleration methods among intrusion detection/prevention systems is the bypass of encrypted packets of the Transport Layer Security (TLS) protocol. This is based on the fact that IDS/IPS cannot match signatures in the packet encrypted payload. The presentation provides an analysis and comparison of available TLS bypass solutions and proposes a high-speed encrypted TLS Prefilter for further acceleration.
Ensuring fault-tolerant of FPGA system
Fault tolerance is essential for the use of FPGA systems in harsh environments. The FPGAs are prone to radiation, which causes configuration memory changes, and so damages the implemented circuit. These faults are known as Single Event Upsets. I focus on utilizing Dynamic Partial Reconfiguration of FPGA to restore correct function. Now I am looking for a suitable application to show the benefits of reconfiguration for FPGA system resilience. The classification of packets seems to be appropriate because the internet is currently being developed via satellites.
Fault-Tolerant Systems Design Automation
Specific digital systems exist that must maintain a high level of reliability. They must withstand the presence of naturally-emerging faults. A non-negligible portion of such systems is based on Field Programmable Gate Arrays (FPGAs). Different approaches to increasing the reliability of a digital system exist, including the mechanisms of the so-called Fault Tolerance (FT). The FT tries to mitigate the consequences of a potential fault within one or more system components.
In this presentation, I will present the complete design flow, which automatically transforms a finished FPGA design into its FT version. The design must be described in a Hardware Description Language (HDL), and its FT version is created by incorporating FT mechanisms into the description code. VHDL and C++ (combined with HLS) are currently supported. The resulting FT design is based on single or multiple optimization criteria (e.g., maximal mean time to failure and minimal power consumption). The proposed design flow emphasizes its generality, which allows the reusability of specific methods among various description formats, languages, and abstraction levels (e.g., the support for a new HDL can be added without the need to modify the other parts of the automation flow).
Multi-objective Design of Energy-Efficient HW Accelerators for LID Classifiers
Taking levodopa, a drug used to treat symptoms of Parkinson's disease, is connected with severe side effects known as Levodopa-induced dyskinesia (LID). LID is challenging to classify during a short period of a physician's visit. A low-power wearable classifier enabling long-term continuous LID classification would thus significantly help with LID detection and dosage adjustment. Presented work deals with the multi-objective design of energy-efficient hardware accelerators of LID classifiers that can be implemented in wearable devices. It introduces and evaluates multiple improvements to the current state-of-the-art method. These improvements include sub-byte date representation, elimination of required register circuits and a fast and accurate energy consumption estimation method. Efficient energy consumption estimation allows the inclusion of energy consumption directly in the evolution process. The multi-objective design problem (with a trade-off between accuracy and energy consumption) is then solved by introducing constraints on energy consumption and thus transforming it into a single objective problem. Proposed improvements allow the design of a wide range of high-quality solutions and significantly reduce their energy consumption.
The ultrasound wave propagation simulation using the sparse Fourier transform
In the k-Wave toolbox, spectral methods are used to compute the set of differential equations describing wave propagation simulation. Therefore the fast Fourier transform is used to transform the solution into a spectral domain. This transformation takes a significant part of the simulation time step. The results of our implementation of the 2D sparse Fourier transform using AAFFT 0.9. have shown that the domain is sparse in the spectral domain. Thus there is no need to compute all coefficients in the spectral domain. In the 3D domain, the average speedup is 2.5 using the sparse Fourier transform against the fast Fourier transform and holding the L-infinite error below 10.0E-10. These results have shown that it is possible to use the sparse Fourier transform in ultrasound wave propagation to reduce simulation time while holding the required accuracy, i.e., L-infinite error.
AI in Neuroimaging - the Way Forward
In my talk, I will discuss research projects I am working on, focusing on two of the following: 1)Development of AI-based framework for classification, segmentation, and survival prediction of rain tumors using brain MRI. 2) Sentiment classification of functional MRI (fMRI) data collected during naturalistic stimuli of movie watching using labels generated with natural language processing (NLP). A brief description of these studies is provided below:
Brain tumor is one of the deadliest diseases in the world due to its increase mortality rate in all age groups. Being inside the brain this tumor can cause additional issues such as headaches, seizures, hearing & vision changes, personality & behavior changes etc. based on its location in the brain. There is a need to develop a framework to assist clinicians at various stages of brain tumor treatments. I will talk about a study in which we developed an AI-based framework to assist clinicians in segmentation of brain tumor, in classifying its types, and in predicting survival of a brain tumor patient. We utilized multi-task learning (MTL) using deep neural networks to establish our framework. In MTL, we trained a single model to learn and complete all tasks at once. The advantage of this approach is fast processing, which would be needed for real time analysis of the scans by clinicians.
Our brain is influenced by our environment and is shaped by what we see, hear, and read. The movie we watch, the song we listen to, and the text we read are called 'naturalistic stimuli' and they influence our brain functions resulting in changes in our behavior and mood. Wide spread of COVID-19 during last two years has tremendously increased the usage of these stimuli increasing their influence and subsequent issues such as stress, depression, and anxiety. There is an urgent need to comprehend the relationship of these stimuli and our sentiments/emotions (using neuroimaging data) to make intelligent choices about what to watch and listen to. There are many open-access fMRI datasets available, collected under naturalistic conditions, that can be used for this comprehension. However, most of these datasets are not labelled limiting their use in supervised learning paradigm. Our study is an initial step towards circumventing this issue by generating labels using subtitles of the movie for fMRI data classification. We used NLP-based basic sentiment analyzers such as VADER and TextBlob to generate labels of various scenes in a movie based on the subtitles. Subsequently, we used these labels on fMRI images to classify sentiments from them using basic ML/AI algorithms.
Introdction of 1st year student
My name is Yasir Hussain and I am from Pakistan. In 2019, I completed my Master's degree in Electrical Engineering. During my master's program, I conducted research on speaker recognition using MFCC, which is a well-known technique in the field of speech processing. I do not have any specific hobbies. Through my Ph.D. program, I aim to develop an algorithm to analyze multimodal data from IoT devices for real-time mental health analysis, diagnosis, and prediction.
Introdction of 1st year student
My name is Asad Zaheer and I am from Pakistan. I completed my Master's degree in Computer Science. During my master's program, I conducted research on seizure detection from EEG signals. I do not have any specific hobbies. Through my Ph.D. program, my thesis topic is "Assessment of mental stress and anxiety from analysis of brain signal"
Portable Test and Stimulus Standard, Vertical Reuse and Automation
Ever-increasing demands on embedded and computer systems increase their design complexity, putting more pressure on their error-free creation. A typical way of ensuring this is through functional verification, which is becoming harder with the increasing complexity of designs. New approaches and methods have to be developed, such as Portable Test and Stimulus Standard providing a higher level of abstraction defining graph-based models of verification intent used to drive stimuli generation. The main focus of the standard is on redundancy reduction through driving of stimuli generation and reusability. The reusability of the model is intended on all the platforms, which we call horizontal reuse (simulation, emulation, FPGA) and all design levels, which we call vertical reuse (IP block, subsystem, full system). Despite its clear definition and benefits it provides, its utilization is still at its beginning, giving room for usability research and automation proposals. The work focuses on reusability across all design levels. The main idea is to build the model for the full system, starting with models for its blocks using the control flow analysis to define interconnection between them. The use of control flow analysis is based on the assumption that control signals have the biggest influence on the functionality of the design. The aim is to reduce the amount of knowledge needed for the successful interconnection of models representing verification intent. The goal is to (semi)automate all necessary steps, increasing efficiency and reducing error-prone of the model creation.
Hash-Based Pre-Filter for IDS
Constantly increasing speeds of network links push up requirements on the performance of network security and monitoring systems, especially intrusion detection systems (IDSes). IDSes perform deep packet inspection and detect network threats using a ruleset with many signatures. Due to high computation complexity, IDSes must use hardware acceleration to achieve wire-speed 100 Gbps throughput. Pattern matching - the most computationally intensive part of packet processing in an IDS - is usually accelerated in hardware. However, current hardware architectures use massive replication of memories and data structures and can support only small sets of signatures. To support large rulesets, fast approximate pre-filters can sift the network traffic and significantly decrease the load of further exact signature matching in software or hardware. Therefore, we have designed a highly efficient hash-based pre-filtration architecture that replaces the complex signature matching with a significantly simpler short string matching. The pre-filter performs the matching by several parallel hash functions and a suitably shared set of memory blocks storing short strings. Due to the lack of memory replication, hardware resources are efficiently utilized. The architecture achieves a high level of pre-filtration, supports large sets of signatures, and its throughput is scalable to hundreds of Gbps. Moreover, we have designed further optimizations focused on efficient on-chip memory utilization and shown their benefits for an open-source IDS Snort acceleration system, Pigasus. The hash-based pre-filter achieves up to 97% better level of pre-filtration and up to 1557 times more efficient memory utilization.
Description of data coherency handling constraints for C to VHDL translation using program
External memories that are potentially useful for network applications are usually controlled through the bus with a complex protocol and high latency. This tends to make HDL designs with external DDR/HBM hard to maintain and extend. The HLS is a commonly used technique for translation of high-level languages into hardware design. In the HLS tool, the support for some specific bus is usually hardcoded, and the user can only use pragmas to indirectly tune behavior during synthesis. This is a problem for net. apps. because coherency handling is complex and often unique to an application. To avoid this issue, we use an API to scheduling stage of compilation, where the user program resides in dataflow form. In this format, we lower the high-order bus operations to implement bus protocol. Then we use the reachability database to query for specific parts that are subject to data coherency handling. And then finally implement the handler in cooperation with the scheduler. As a consequence, out-of-order processing or write forwarding can be described with the same trivial user code and several straight-forward lines of constraints that can be shared among other apps.
Semantic Mutation Operator for Fast and Efficient Design of Bent Boolean Functions
Bent Boolean functions (functions that possess optimal non-linearity) are one of basic cryptographic primitives, suitable for construction of S-boxes and other Boolean functions with additional cryptographic properties. To be secure, Bent functions must have sufficiently large number of inputs and non-trivial internal structure. There are two main ways of how to construct these functions, evolutionary, which struggles to find functions with sufficiently large number of inputs due to the exponentially growing size of the truth tables involved, and analytical, which creates functions with predictable internal structure. To improve upon both these approaches, we use genetic programming to provide a complex internal structure, and combine it with a semantically oriented mutation operator, which uses analytical knowledge to avoid disruptive mutations and overcome local optima. As a result, we achieve seven-fold reduction in both the number of evaluations and the computation time, and outperform all other competing evolutionary approaches.
Evaluation of Interpolation Approaches for Multi-resolution LFB method
A key component allowing for multiple resolutions in the Local Fourier Basis (LFB) method is an interpolation of overlapping regions located on boundaries of locally constant spatial resolution. The error and performance of the method are strongly dependent on the properties of the specific approach used. In the presentation, several standard methods are evaluated alongside one novel approach based on FFT.
Improving DGA classifiers with genetic dataset modifications
Many malware families utilize domain generation algorithms to evade the blocking of communication between a bot and its command and control server. Multiple machine-learning approaches were proposed to recognize and classify the algorithmically generated domain names. The approaches differ in the features, machine-learning techniques and their parameters. Nevertheless, we argue that the quality of the classifiers is heavily determined by the datasets they are trained on. To prove our claim, we propose a framework to extend the domain-name datasets with additional data samples. Specifically, we apply the genetic algorithm to find very specific new data samples. The experiments show that the extended training data set yields a more robust classifier with a higher detection performance for the algorithmically generated domains.
Optimization of Moldable Workflows under Incomplete Performance Data
Complex ultrasound workflows calculating the outcome of ultrasound procedures such as neurostimulation, tumour ablation or photoacoustic imaging are composed of many computational tasks requiring high performance computing or cloud facilities to be computed in a sensible time. Most of these tasks are written as moldable parallel programs being able to run across various numbers of compute nodes. The number of compute nodes assigned to particular tasks strongly affects the overall execution and queuing times of the whole workflow (makespan) as well as the total computational cost. This presentation talks about a genetic algorithm searching for a good resource distribution over the particular tasks, and a cluster simulator evaluating the makespan and cost of the candidate execution schedules. Next, it explains the way we handle incomplete performance data needed for the genetic algorithm.
Automated Design of Fault-Tolerant Systems: The Design Flow Overview
Space probes, medical equipment, and special controller computers are examples of specific electronic systems required to maintain a high level of reliability. Such systems must be designed with this aspect in mind. Various approaches to eliminate the effects of possible failures emerging from the presence of such devices in harsh environments exist. One of them is the so-called Fault Tolerance (FT). When using FPGAs, this approach requires altering the design implemented into the FPGA. This is, however, an uneasy task. For this reason, a computer-aided automated approach is practical. The presentation will focus on such an approach, which allows automatic modification of the designs using specifically-implemented code-manipulation tools and selecting the proper modifications to given components of the system to achieve the most beneficial result in terms of reliability but also power consumption or design size. Last but not least, a specifically-implemented generator of testbeds will also be presented, which allows for a straightforward test of the intermediate designs and the resulting structure with a chosen accuracy. Finally, a short recapitulation of a case study on an FPGA design from practice will be presented alongside the results.
Overview of mapping of the packet processing from P4 language into the FPGA
In my presentation I will talk about the overview and different parts of the packet processing mapped from the P4 language into the FPGA. The main focus will be on a flexible approach to the packet classification and different optimizations that can be used to achieve high throughputs while keeping the chip area as small as possible.
DDoS Mitigation using Machine Learning
Distributed Denial-of-Service (DDoS) attacks are one of the most severe threats to all internet service or infrastructure providers. Such an attack aims to take down a service or even the whole network to make it inaccessible to legitimate users. Finding a way to efficiently distinguish between legitimate and malicious packets with minimal disruption to the communication of legitimate traffic is necessary to mitigate the attack successfully. Many machine learning techniques, especially those using Neural Networks, have been proposed to improve DDoS detection/mitigation performance. However, the existing solutions are usually offline-based and trained in a supervised manner, requiring an expert to label the network traffic dataset and effectively preventing such solutions from being deployed in practice. In this talk, I will focus on one of the recent solutions, called Kitsune [1]. It is a feature extraction framework and an anomaly detection algorithm based on a set of autoencoders. In contrast, it enables unsupervised learning and online per-packet classification to mitigate DDoS attacks in real-time. I will present experimental results evaluating Kitsune and its modified version replacing the original feature extraction with an alternative method on a real network traffic dataset. The evaluation will show the benefits of the newly proposed approach in terms of a higher detection success rate and better run-time performance.
[1] Yisroel Mirsky, Tomer Doitshman, et al. "Kitsune: An Ensemble of Autoencoders for Online Network Intrusion Detection". NDSS 2018.
The Fault-tolerant Single-FPGA System with a Self-repair Reconfiguration Controller
Fault tolerance is a crucial approach for space applications on commonly used FPGAs. For more extended missions, it is essential to have an autonomous system to ensure recovery from disruptions caused by harsh environments. Therefore, a necessary component is the reconfiguration controller, which must be fault-tolerant too. Our GPDRC controller was therefore equipped with the ability to repair itself and tested on benchmark circuits.
Contemporary embedded development
Increasing complexity of embedded devices over course of last years forces developers to adopt best practices and principles from more agile domains. Approaches such as TDD (test driven development) and HIL (hardware in the loop) in combination with automation and advanced emulation can wastly accelerate the development of modern embedded devices. Have a peak into current tools of the trade in commercial embedded development.
BIO Embedded enthusiast currently leading R&D team in Sewio with more than 9 years of experience in the field of embedded development, including years spent as a hardware and firmware developer, tester, architect, project manager and technical team leader on numerous projects from varying regulated fields such as industrial, automotive or medical after unsuccessful studies on VUT FEEC.Current Research at the Institute of Health and Analytics
The presentation will start with the research ecosystem in UTP. It will then focus on current research at the Institute of Health and Analytics (IHA). IHA comprises of three research groups and one national centre of excellence. The niche areas of IHA include neurotechnology for quality education and for stress management, biomedical implant manufacturing and rehabilitation, stroke assessment, modelling and rehabilitation, wearable and visualization technology, and computer aided analytics and diagnosis. A few ongoing projects will be highlighted.
BIO Ibrahima Faye is an Associate Professor at Universiti Teknologi PETRONAS, Seri Iskandar, Malaysia. He is attached to the Department of Fundamental and Applied Sciences. He is currently leading the science of learning group under the Centre for Intelligent Signal and Imaging Research (CISIR), a national centre of excellence. He received a BSc, MSc and PhD in Mathematics from University of Toulouse and a MS in Engineering of Medical and Biotechnological Data from Ecole Centrale Paris. His research interests include Machine learning, Mathematics, Signal and Image Processing, Science of Learning. He has published over 150 papers in peer reviewed journals and international conferences and holds 4 patents in Image Processing. He is a senior member of the IEEE and currently the chair of IEEE Computational Intelligence Society (CIS), Malaysia.Improving cache efficiency for network monitoring apps with neural cache line reuse predictor
Current cache replacement policies like Sampling Dead Block Prediction, Signature-based Hit Prediction or LRU are not efficient (if usable) for network monitoring applications because there is no code flow access pattern. Network monitoring app is essentially a group of hash tables which are queried for every packet on network. Burstiness and a packet rate of the network flow has a mayor impact on cache. For the prediction of the burstiness typically a recurrent network like LSTM, GRU is used, because it is sequence prediction task. Both networks have forbidding resource cost on FPGA architecture if trained online. A record for each network flow in target devices already contain statistics of the flow which can be potentially used instead of memory encoded in RNN. In this presentation I will focus on several methods of flow statistic encoding and FNN based cachability prediction with efficient HW implementation which are superior to LRU. Models are learning online and do not require tuning for a network like currently most used techniques.
Multi-objective Symbolic Regression for Physics-aware Dynamic Modeling
Symbolic regression is a data-driven modeling technique that generates parsimonious models as analytic formulas. Among its advantages is its capability to derive models from a small training data set. It also allows for the easy incorporation of prior knowledge about desired model's properties into the learning process. This helps to generate physically plausible models that naturally increase their trustworthiness and robustness. In this talk, I will present our recent results in designing symbolic regression methods to learn models of nonlinear dynamic systems.
Low Level Evolvable Hardware - Challenges and Applications
Applying Evolutionary Algorithms to FPGA bitstreams was unfeasible for over a decade.
The advent of open-source FPGA toolchains yet again enables this Evolvable Hardware approach.
This talk will demonstrate the unique effects, the challenges, and the opportunities that arise with this approach.
Furthermore it will present suitable applications, like in the field of hardware security.
Generating synthetic training data for HIFU predictor using Wave Function Collapse algorithm
Next stop on the road towards Automatic HIFU treatment planning is the creation and training of a neural net predictor to estimate the progression of heat distribution. Basing such a net on recurrent convolutional models, thousands of data points are required to train. At this seminar, i will present my attempts at generating training data from a real life data point and the wave function collapse algorithm.
Prediction of HW parameters of CNN models in the context of Neural Architecture Search
In my dissertation, I deal with the techniques for the automated design of convolutional neural network (CNN) architectures using multi-criteria evolutionary optimization algorithms. I pay special attention to HW-aware NAS methods, which focus on the automated design of CNN architectures for devices with limited resources (power, memory, ...). In my work, I investigate the combination of HW-aware NAS methods and the use of approximate circuits (e.g. multipliers) in the convolutional layers of CNN models. Many of the modern HW-aware NAS techniques rely on fast and reliable estimation of key hardware parameters, such as the energy required for the inference. In this seminar, I plan to focus on the task of predicting hardware parameters of CNN models designed by NAS methods. For this purpose, the tool ATTool, which is based on the well-known HW tools Timeloop and Accelergy, was created. This tool enables the prediction of key hardware parameters (e.g. energy consumption, memory footprint, etc.) for various HW accelerators (e.g. Eyeriss or Simba).
Evolutionary Design of Reduced Precision Preprocessor for Levodopa-Induced Dyskinesia Classifier
Parkinson's disease (PD) is one of the most common neurological conditions affecting the motor system. Unfortunately, levodopa, a drug used for PD symptoms treatment, has side effects of involuntary and often violent muscle spasms called Levodopa-induced dyskinesia (LID). Precise adjustment of Levodopa dosage could help with LID severity, but it is difficult due to the tricky properties of LID. A low-power wearable device would allow a long-term continuous classification in homes of people with PD and could thus help physicians with dosage adjustments. The presentation will focus on a design of a hardware-efficient implementation of data preprocessing for LID classification. Three proposed approaches will be described and compared: 1) evolution of magnitude approximation using Cartesian genetic programming, 2) design of preprocessing unit using two-population coevolution (2P-CoEA) of cartesian programs and fitness predictors, and 3) a design using three-population coevolution (3P-CoEA) combining compositional coevolution of preprocessor and classifier with the coevolution of fitness predictors.
Evaluation of libraries for the one-dimensional sparse Fourier transform
Computing Sparse Fourier transforms is becoming popular in many applications working with large signals that are sparse in the spectral domain. We will compare the performance of several C++ libraries computing the one dimensional Sparse Fourier transform including MSFFT, AAFFT, DMSFT and GFFT. The proposed benchmark consists of random signals with various length and sparsity. As the reference, the FFTW library, widely used library for computing the Fast Fourier transform, is used.
DPDK Prefilters for accelerating intrusion detection/prevention systems
Intrusion detection/prevention systems are a "swiss-knife" of a network administrator. They are able to recognize malicious activities of attackers and provide valuable insight about the network by monitoring and analyzing collected data. However, current networks have outpaced the development of these systems and scale much faster. As a result, IDS/IPS are resource-intensive systems and network administrators are forced to either limit their visibility or use expensive machines to match the bandwidth of the protected network. The work focused on the introduction of a new approach to packet processing by IDS/IPS systems. By analyzing packets first by DPDK Prefilters, we were able to increase Suricata processing capabilities by more than 15% in the very early phase of the experiments. The presentation provides an insight into architecture fundamentals and possible use-cases.
Information on projects, publications and activities at DCSY..
|
Datum |
Přednášející |
|
6. května |
Hurta, M., Piňos, M., Husa, J., Lojda, J., Kešner, F., Kocnová, J. |
|
13. května |
Tesař, R., Smatana, S., Krčma, M., Tisovčík, P., Bardonek, P. Vrána, R. |
|
20. května |
Žufan, P., Olšák, O, Chlebík, J., Kadlubiak, K., Budiský, J., Jaroš, M., Vaverka, F. |
|
27. května |
Šišmiš, L., Orsák, M., Fukač, T., Kekely, M., Kučera, J., Pánek, R. |
Neural Networks for Mobile Devices
Running a neural network is computationally intensive and can be problematic in a resource-constrained environment such as a microcontroller or a microprocessor. Software optimization techniques decreasing memory footprint or lowering precision solve one part of the problem, but it is their deployment on a specialized machine learning accelerator which enables them to perform computer vision or speech recognition tasks in real-time.
Evoulutionary resynthesis of complex combinational circuits
My Ph.D. thesis is about evoulutionary optimization of complex combinational circuits. I am applying a so-called divide-and-conquer strategy where a randomly selected small part of a original circuit is optimized by CGP and placed back. This procedure is successful in means of reduction of number of gates in the circuit. However, it ignores the delay completely. So in the last part of my work I focused on how to remove as much gates as possible while keeping the delay on a desired level.
Enabling Event-Triggered Data Plane Monitoring
We propose a push-based approach to network monitoring that allows the detection, within the dataplane, of traffic aggregates. Notifications from the switch to the controller are sent only if required, avoiding the transmission or processing of unnecessary data. Furthermore, the dataplane iteratively refines the responsible IP prefixes, allowing the controller to receive information with a flexible granularity. We implemented our solution, Elastic Trie, in P4 and for two different FPGA devices. We evaluated it with packet traces from an ISP backbone. Our approach can spot changes in the traffic patterns and detect (with 95% of accuracy) either hierarchical heavy hitters with less than 8KB or superspreaders with less than 300KB of memory, respectively. Additionally, it reduces controller-dataplane communication overheads by up to two orders of magnitude with respect to state-of-the-art solutions.
Fault-tolerant Systems Design Automation
Specific systems are required to maintain high reliability. However, such a task is very challenging, especially for complex systems. Therefore, I research possibilities of automated transformation of unreliable systems into reliable ones. Specifically, my research targets commercially-available FPGA chips and fault tolerance approaches to maintain an FPGA design in operation state. The main research goal is to create a method that accepts a description of a system. The method then produces a system whose fault tolerance has been increased in proportion to the resources provided on a chip, e.g., available area on the FPGA and, newly, power consumption budget. According to a situation, multiple Pareto-optimal solutions are provided by the method. An overview of my complete research will be presented alongside new improvements and a new case study. The case study aims to create a set of Pareto-optimal designs of a particular circuit, the GPDRC (Generic Partial Dynamic Reconfiguration Controller).
Choose your 16s rRNA primer wisely
The biggest drawback of 16S rRNA gene sequencing is that the reads originate from a single short region and the resulting reads lack sufficient specificity for reliable species-level identification. Whole metagenomic sequencing (WMGS) is seen as a solution to this problem that should provide the highest degree of specificity. We argue that WMGS for metataxonomics can be inefficient since most parts of a typical microbial genome are non-specific and provide no value for species identification. Consequently, the sequencing budget is spent on useless parts of genomes and the process's sensitivity is significantly reduced. This is a problem, especially in the low-abundant samples contaminated by eukaryotic DNA. Unlike WMGS, where, in theory, all organisms could be classified down to the species level, in 16S rRNA the set of identifiable species depends on a chosen primer combination. In this presentation I will mainly focus on demonstrating newly created web application for choice of primer pair combinations.
Integration of hash-based pre-filter architecture into Pigasus system
Increasing speed of network links continuously pushes up requirements on the performance of network security and monitoring systems, including their typical representative and its core function: an intrusion detection system (IDS) and pattern matching. To allow the operation of IDS applications like Snort and Suricata in networks supporting throughput of 100 Gbps or even more, a recently proposed pre-filtering architecture approximates exact pattern matching using hash-based matching of short strings that represent a given set of patterns. This architecture can scale supported throughput by adjusting the number of parallel hash functions and on-chip memory blocks utilized in the implementation of a hash table. The effective memory utilization and thus large hash table capacity are ensured by several optimizations. The hash-based pre-filter architecture has been integrated into a hardware-accelerated IDS Snort called Pigasus. Using the proposed pre-filter architecture, Pigasus reaches higher pre-filtration rates and significantly increases the number of supported strings. In addition, the previously software-based regular expression matching can now also be performed in hardware.
Optimization of Execution Parameters of Moldable Workflows under Incomplete Performance Data
Complex ultrasound workflows calculating the outcome of ultrasound procedures such as neurostimulation or tumour ablation are composed of many computational tasks requiring high performance computing to be computed in a sensible time. Most of these tasks are written as moldable parallel programs being able to run across various numbers of compute nodes. The number of compute nodes assigned to particular tasks strongly affects the overall execution and queuing times of the whole workflow (makespan) as well as the total computational cost. In my presentation, I am going to talk about a genetic algorithm searching for a good resource distribution over the particular tasks, and a cluster simulator evaluating the makespan and cost of the candidate execution schedules.
Overview of optimizations of P4 to FPGA translation with focus on packet classification
One of the critical operations carried out when processing packets is the packet classification. As we want to achieve maximal throughput, we need to utilize the finite resources of the FPGA as efficiently as we can. This means that optimizing packet classification or rather the entire match and action part (as it is known in the P4 language) is crucial. In my presentation I will present an overview of different approaches that can be used to achieve this and their benefits. This includes top-level optimizations that enables some resources to be shared between tables as well as optimizations to the packet classification algorithms themselves.
Statistical Randomness Testing
The output of any random number generator should be indistinguishable from random data. That is, free of any patterns or correlations between individual bits. This basic requirement also applies to block ciphers and hash functions, whose output should always appear to be completely random. While there is no way to verify that data is truly random, there are multiple standard test suites that can check for the many commonly known types of non-randomness. One test that stands apart from the rest is the BoolTest, which separates the input data into an arbitrary number of bins, and then searches for correlations between them by constructing boolean functions (in the Algebraic Normal form, by using a Genetic Algorithm) to act as distinguishers. However, as the data is split only once and the number of bins is static, when this baseline version of BoolTest is applied to the output of a block cipher or a hash function, it only discovers correlations between bits of the output caused by insufficient "confusion." By pre-processing the data and making multiple splits, we can also find weaknesses in the "diffusion," and discover correlations between bits of ciphers or hash functions for a higher number of rounds than has previously been possible.
Preliminary performance evaluation of modified LFB method
The local Fourier Basis (LFB) method is based on the Pseudospectral method which leverages the Discrete Fourier Transform (DFT) to achieve high accuracy of derivation. In LFB however, the simulation domain is subdivided into subdomains where DFT is computed only locally to reduce communication and to achieve better scalability of distributed computation. In the proposed modification, each subdomain can have a different resolution to allow memory optimizations. Different resolution of neighboring subdomains requires additional computation during the communication step. This may adversely impact the performance. In this presentation, we present a preliminary performance and scaling investigation to address this issue.
Utilising bit vector packet classification algorithm for HW acceleration ML-based encrypted network traffic analysis
With the ever-increasing amount of encrypted network traffic, new approaches to monitoring are being actively researched to allow for traffic analysis without directly accessing data. Ideas based on machine learning algorithms allow for easy analysis of a large amount of traffic using only statistical information or observing the flow. To apply the same approaches for high-throughput links (100 Gbps or higher) a hardware-accelerated solution is desirable to achieve classification and analysis in real-time. Classifiers based on decision trees are very suitable for hardware implementation and acceleration due to their relatively simple structure. The trees, however, require a large number of nodes to achieve high accuracy resulting in significant resource usage. It is possible to reduce the tree complexity by, for example, removing duplicate nodes to save resources. However, this may affect the overall quality of the classifier. Another area to explore is utilising approaches used in packet classification since they perform a similar task. In the presentation, we look at the idea of using bit vectors to implement the decision trees to maintain relatively low latency while allowing for a configurable classifier.
Assessment Model for Identification of Visual Learners Using Electroencephalography(EEG) Signals
Abstract: The importance of finding a suitable learning style based on brain patterns cannot be ignored, as ignoring brain patterns can increase the cognitive load. Various studies based on electroencephalography (EEG) have been proposed to identify the learning style in the literature. But the utility of these methods is not straightforward as they lack a common framework. Also, as these methods are self-assessment-based, they give biased results warrant further research. The objective of this study was to develop an EEG-based assessment model for the identification of visual learning styles. The main contribution of this work is to Identify the visual learning style of students utilizing a memory recall test with EEG signatures. It advances conventional techniques by incorporating objective scientific evidence from neuroimaging techniques. Another contribution is achieving high recall that suggests the feasibility of the proposed DL model. This work paved the way towards real-time EEG-based systems.
Bio: Soyiba Jawed has currently affiliated Department of Computer systems at Brno university of technology. Before joining Brno university of technology, she was with the Centre for Intelligent Signal and Imaging Research (CISIR) at Universiti Teknologi PETRONAS, Seri Iskandar, Malaysia. She has passed her Ph.D. viva from University Teknologi PETRONAS, Seri Iskandar, Malaysia, in February 2021 with majors in Electrical and Electronic Engineering and a specialty in EEG signals processing. Before joining CISIR, she has received B.Sc. Degree in Computer Engineering from COMSATS, Islamabad, Pakistan, and M.Sc. Degree in Advanced Electrical and Electronics Engineering from University of Leicester, UK. She is the recipient of several academic awards and grants such as the UTP GA award for Ph.D. studies, FDP award for Masters studies, Erasmus Mundus grant, Third Best Project award Maters Degree in the chord of 84, and a GA merit award for publishing Q1/Q2 papers. She also won several grants for presenting conference papers internationally. She has published several articles in flagship local and international conference proceedings and peer-reviewed impact factor journals of IEEE/ /Frontiers/MDPI. Her research expertise includes analyses of Biomedical Signals Processing, including EEG, ERP, Brain connectivity, Artificial Intelligence, Machine Learning, and Deep Learning in Healthcare Applications. She is a member of PEC, IEEE EMBS.
Portable Test and Stimulus Standard, Vertical Reuse and Automation
Ever-increasing demands on embedded and computer systems increase their design complexity, putting more pressure on their error-free creation. A typical way of ensuring this is through functional verification, which is becoming harder with the increasing complexity of designs. New approaches and methods have to be developed, such as Portable Test and Stimulus Standard providing a higher level of abstraction defining graph-based models of verification intent used to drive stimuli generation. The main focus of the standard is on redundancy reduction through driving of stimuli generation and reusability. The reusability of the model is intended on all the platforms, which we call horizontal reuse (simulation, emulation, FPGA) and all design levels, which we call vertical reuse (IP block, subsystem, full system). Despite its clear definition and benefits it provides, its utilization is still at its beginning, giving room for usability research and automation proposals. The work focuses on reusability across all design levels. The main idea is to build the model for the full system, starting with models for its blocks using the control flow analysis to define interconnection between them. The use of control flow analysis is based on the assumption that control signals have the biggest influence on the functionality of the design. The aim is to reduce the amount of knowledge needed for the successful interconnection of models representing verification intent. The goal is to (semi)automate all necessary steps, increasing efficiency and reducing error-prone of the model creation.
Preliminary results of TLS prefiltering
A big part of the current internet traffic consists of encrypted communication. In fact, it can be well above 70% of the total traffic, with TLS as the most prevalent protocol. Considering intrusion detection/prevention systems like Suricata are not able to decrypt the traffic, it might be a better idea to not send this type of traffic for analysis. The proposed solution is placed in front of Suricata and acts as a filter. The presentation summarizes the approach of the proposed solution, the first results, and possible future paths to take.
Network-Attached FPGAs in a Public Cloud: A Virtual Switch Wanted
In this presentation, I will introduce the main area I focused on as a postdoc in the group of Dr. Dirk Koch at the University of Manchester. I will briefly outline the journey from the original research question "Why are Cloud Service Providers reluctant to make a network interface of network-attached FPGAs available to users?" to a more specific problem "How should a virtual switch for network-attached FPGAs look like?". Next, I will show the evaluation of three relevant approaches to the implementation of such a virtual switch. In the end, I will qualitatively compare the evaluated approaches and identify the one that seems to be the best option.
A Personal Review of the Postdoc in Manchester: Takeaways for Prospective Postdocs
I have gained a lot of new experience while looking for a postdoc position, trying to secure funding, and working at the selected university. Therefore, I will use this presentation as an opportunity to summarize these experience not only for myself but also for current Ph.D. students. Hopefully, they will find these takeaways useful when applying for their first postdoc position.
Flexible mapping of the network functions of hardware architectures
Design of a packet classifier for millions and 100G SDN networks is still a challenging task due to counter implementation using off-chip memories with high latency and non-deterministic performance. The hybrid classifier is an classifier which uses multiple packet classification algorithms and has potential to be more memory and memory access efficient. However the selection of an optimal algorithms for parts of the classifier depends on available memories, rule features and rest of the application in general which may result in different hardware architecture. Because of this feature unique to SDN applications the highly flexible generator of packet processing cores is required. In this work we are using SAX-PAC extracted pre-filter, implemented as B-trees, stored in on-chip memory and hash tables stored in off-chip memory and system of caches. In order to make algorithm of the classifier customizable for various application and platforms we are using software like implementation of algorithm and we apply hardware specific optimizations as a set of compiler passes.
Odhalovanie kybernetických útokov s využitím techník strojového učenia
Vo svojej dizertačnej práci sa venujem odhalovaniu kubernetickácých útokov s využitím techník strojového učenia so zameraním na detekciu DGA (algoritmy pre generovanie doménových mien). Existuje mnoho modelov na detekciu DGA, ktoré nedosahujú príliš vysokých úspešností na dátových sadách, ktoré zaháňajú typy problémov, na ktoré neboli modely natrénované. Modely je možné neustále vylepšovat, a to napríklad pridávaním nových atribútov alebo vylepšením existujúcich atribútov, ktoré prispievajú k ich vyššej úspešnosti. Úspešnost modelu je však hlavne daná dátovou sadou. Pokial dátová sada obsahuje záznamy, reprezentujúce všetky možné podoby problému, tak je možné vytvorit klasifikátor s ešte vyššou úspešnostou detekcie. Cielom dizertačnej práce je vytvorenie automatizovaného systému, ktorý postupnými iteráciami bude zlepšovat výslednú úspešnost klasifikátorov na detekciu algoritmicky vygenerovaných doménových mien a budú použité charakteristické vlastnosti pôvodných dátových sád, alebo sa pôvodná dátová sada doplní vhodne zvolenými záznamami.
Automatic Design of Ultrasound Treatment Plans
Worldwide, an estimated of almost 10.0 million cancer deaths occurred in 2020, with many more unfortunately dying from post-treatment complications. A very promising alternative to the standard treatment procedures is a non-invasive high-intensity focused ultrasound. The technique works by sending a focused beam of ultrasound into the tissue causing a coagulative thermal necrosis, typically using a large transducer. However, to design such a plan, one must find a multitude of transducer positions and arcs, while taking into account the properties of the beam and the medium it passes through. In this presentation, i will give a rundown of goals for the future of this Ph.D. research, as well as the current state of implementation, on a long road to Automating the Process of Designing Ultrasound Treatment Plans.
kálovatelné neuro-evoluční algoritmy
Ve své dizertaci se věnuji technikám automatizovaného návrhu architektur konvolučních neuronových sítí (CNN) s využitím vícekriteriálních evolučních optimalizačních algoritmů. Zvláštní pozornost pak věnuji metodám HW-aware NAS, které se zaměřují na automatizovaný návrh architektur CNN pro zařízení s omezenými zdroji (příkonem, pamětí, ...). Ve své práci zkoumám spojení HW-aware NAS metod a využití aproximovaných násobiček v konvolučních vrstvách CNN modelů za účelem návrhu úsporných CNN. Cílem mé dizertace je dokázat, že využitím aproximovaných násobiček v průběhu HW-aware NAS algoritmu lze nalézt architektury s lepším kompromisem mezi klasifikační přesností sítě a spotřebou sítě, v porovnání s ostatními metodami optimalizace CNNs pro nasazení v zařízeních s omezenými zdroji.
Pokročilé techniky evoluční optimalizace kvantových operátorů
Tvorba kvantových algoritmů vyžaduje pochopení technik a osvojení neintuitivních jevů kvantové fyziky. Automatizovaný návrh je proto předmětem zkoumání nejedné společnosti. Jednou z využívaných technik jsou i evoluční algoritmy. Využitím pokročilých technik evolučních algoritmů lze nalézt celkem přesné algoritmy i pro netriviální a praktické úlohy jako např. řešení logických funkcí tří proměnných.
Evolutionary design of reduced precision levodopa-induced dyskinesia classifiers
Parkinson's disease (PD) belongs among the most common neurological conditions, with PD's symptoms often treated with the dopamine-replacement drug levodopa. The right dosage is essential in order to suppress PD's symptoms and, at the same time to avoid the drug's troublesome side effects, including involuntary and often violent muscle spasms, called dyskinesia. A small low-power solution that could be implemented directly into a home wearable device would enable long-term continuous monitoring of Parkinson's disease patients in their homes and allow clinicians accurate assessment of patients' condition and the advised adjustment of levodopa dosage. The presentation will show my current progress in solving this challenge using Cartesian genetic programming with adaptive size fitness predictors.
Comparison of SpFFT and FFTW3 library
The Fourier transform (FT) is one of the most used algorithm in signal processing across different sectors (eg. digital recording, communication, health care). Some of these applications are time critical and requires to perform the Fourier transformation as fast as possible. This bring us to different approaches in the Fourier transform computation. Widely used approach of computation of deterministic the Fourier transform (DFT) is fast the Fourier transform, which provides efficient way on signal processing. However, in the era of big data and real-time applications is need for approaches that reduce computation time and saves computation resources.
Most of the large signals contains only few frequency coefficients. This fact is used by the Sparse Fourier transform, that performs well on this kind of signals.
In this presentation we will compare two libraries. First one for computation the Fast Fourier transform and second one for computation the Sparse Fourier transform. We will compare these two libraries on different types and sizes of input signals.
Optimization of packet classification by ruleset analysis
Many packet classification algorithms have their performance and effectiveness tied to a ruleset that is used. Using rulesets with different characteristics (more overlaps in rules, more collisions, ...) may increase the memory requirements or decrease the throughput of those approaches. This presentation focuses on analyzing different rulesets and their characteristics in order to identify most conflicting rules and increase effectiveness of packet classification algorithms by splitting the rulesets or offloading those rules to be handled by different approach.
Mitigace DDoS útoků s využitím strojového učení
V rámci své disertace se zabývám akcelerací IDS/IPS systémů a praktickou aplikací těchto výsledků v podobě komplexního systému pro mitigaci DDoS útoků. Tento systém integruje právě koncepty zkoumané a prezentované v mých dřívějších publikacích. Na tomto semináři UPSY bych rád představil nový koncept mitigace DDoS útoků využívající strojové učení, který vznikal v rámci diplomové práce Patrika Goldschmidta, kterou jsem v posledním roce vedl. Uvedený přístup ve spolupráci se studentem nadále rozvíjíme a plánujeme dále publikovat.
Evaluation of a set of FPGA reconfiguration controllers
A very important part of a fault-tolerant system is the reconfiguration controller. Thanks to the ability to restore the system after a faults occur, it can significantly extend its life. However, the controller itself is prone to malfunctions, so it is highly desirable that it should be resilient. Increasing resilience alone costs certain resources (e.g. FPGA area). Therefore, I focus on creating a set of controllers that will meet the criteria for area, resilient, etc. For verification, we want to use circuits from the set of benchmarks ITC99.
Portable Test and Stimulus Standard, Vertical Reuse and Automation
Ever-increasing demands on embedded and computer systems increase their design complexity, putting more pressure on their error-free creation. A typical way of ensuring this is through functional verification, which is becoming harder with the increasing complexity of designs. New approaches and methods have to be developed, such as Portable Test and Stimulus Standard providing a higher level of abstraction defining graph-based models of verification intent used to drive stimuli generation. The main focus of the standard is on redundancy reduction through driving of stimuli generation and reusability. The reusability of the model is intended on all the platforms, which we call horizontal reuse (simulation, emulation, FPGA) and all design levels, which we call vertical reuse (IP block, subsystem, full system). Despite its clear definition and benefits it provides, its utilization is still at its beginning, giving room for usability research and automation proposals. The work focuses on reusability across all design levels. The main idea is to build the model for the full system, starting with models for its blocks using the control flow analysis to define interconnection between them. The use of control flow analysis is based on the assumption that control signals have the biggest influence on the functionality of the design. The aim is to reduce the amount of knowledge needed for the successful interconnection of models representing verification intent. The goal is to (semi)automate all necessary steps, increasing efficiency and reducing error-prone of the model creation.
Performance-Cost Optimizaton of Moldable Scientific Workflows
Moldable scientific workflows represent a special class of scientific workflows where the tasks are written as distributed programs being able to exploit various amounts of computer resources. However, current cluster job schedulers require the user to specify the amount of resources per task manually. This often leads to suboptimal execution time and related cost of the whole workflow execution since many users have only limited experience and knowledge of the parallel efficiency and scaling. The presentation is about mechanisms to automatically optimize the execution parameters of moldable workflows using genetic algorithms.
Reducing the Decision Tree Size for HW-accelerated Encrypted Network Traffic Processing
With the ever-increasing amount of encrypted network traffic, new approaches to monitoring are being researched to allow for traffic analysis without directly accessing data. Ideas based on machine learning algorithms allow for easy analysis of a large amount of traffic using only statistical information or observing the flow. To apply the same approaches for high-throughput links (100 Gbps or more) a hardware-accelerated solution is desirable to achieve classification and analysis in real-time. Classifiers based on decision trees are very suitable for hardware implementation and acceleration due to their relatively simple structure. The classifiers, however, require a relatively large amount of nodes to achieve high accuracy which would result in high resource usage or prevent HW acceleration completely. The presentation will explore ideas to reduce the size of the resulting classifier to save required resources while maintaining a high degree of accuracy.
Brain Research - An Engineering & Sciences Approach - Part II
This talk is continuation of first talk on 12th November. The first talk introduced the field of brain research and the significance of preventive brain and mental health. The upcoming talk on 26th November will provide an overview of the various truly inspiring medical and non-medical global projects related to brain research including neurostimulation for Parkinson, neural prosthesis for memory, bionic eye and dream decoding. In addition, the basics of EEG will be introduced and EEG based algorithms will be presented for diagnosis of stress and depression.
Increasing Memory Efficiency of Hash-Based Pattern Matching
Increasing speed of network links continuously pushes up requirements on the performance of network security and monitoring systems, including their typical representative and its core function: an intrusion detection system (IDS) and pattern matching. To allow the operation of IDS applications like Snort and Suricata in networks supporting throughput of 100 Gbps or even more, a recently proposed pre-filtering architecture approximates exact pattern matching using hash-based matching of short strings that represent a given set of patterns. This architecture can scale supported throughput by adjusting the number of parallel hash functions and on-chip memory blocks utilized in the implementation of a hash table. Nevertheless, the original architecture utilizes the available capacity of the hash table inefficiently. We therefore propose three optimization techniques that either reduce the amount of information stored in the hash table or increase its achievable occupancy. Moreover, we also design modifications of the architecture that enable resource-efficient utilization of all three optimization techniques together in synergy. Compared to the original pre-filtering architecture, combined use of the proposed optimizations in the 100 Gbps scenario increases the achievable capacity for short strings by three orders of magnitude. It also reduces the utilization of FPGA logic resources to only a third.
Semantic Mutation Operator for Evolution of Bent Boolean Functions
Boolean functions, possessing various cryptographic properties, are one of the basic cryptographic primitives used in the construction of modern cryptographic ciphers. One valuable class of these functions are the Bent functions, which possess an optimal level of non-linearity, and are often utilized for the creation of S-boxes or other Boolean functions possessing additional cryptographic properties. While analytical solutions for the construction of Bent functions do exist, allowing for the quick creation of functions with potentially unlimited size, they are able to produce only a minuscule subset of all possible Bent functions and are therefore cryptographically insecure. The other main approach, the construction of Bent functions via an evolutionary approach like Genetic Programming, does not suffer the same problem but struggles to create functions of sufficient size due to the high number of evaluations necessary to find a function with the desired properties, as well as the exponentially rising cost of evaluating its Truth Table and Walsh Spectrum. In this talk, we propose a new Semantic Mutation Operator that combines the two approaches, and evaluates the cryptographic properties of each of the function's nodes as if they were their own separate functions, and then mutates the overall function as a whole, significantly decreasing the number of evaluations necessary to find a solution. We show that the operator can be utilized in both Tree-based, Cartesian, and Linear Genetic Programming, and can reduce the required number of evaluations by orders of magnitude.
Brain Research - An Engineering & Sciences Approach
Generally, brain and mental health is regarded as a medical and clinical issue from preventive, diagnostic, prognostic and treatment point of view. However, this is truly a multidisciplinary area and researchers from non-medical disciplines (sciences and engineering) have contributed significantly to neuroscience and psychiatry. Their initial contribution was in the form of various hardware tools like CT, MRI etc. However, over the last two decades, neuro data analytics has become the primary focus of their research. As such, terms like neuroscientist and neural engineering have become common among the researchers. This talk will provide an overview of the various medical and non-medical global projects related to brain and the corresponding challenges that need to be addressed.
BIO: Aamir Saeed Malik has a B.S in Electrical Engineering from University of Engineering & Technology Lahore (Pakistan), M.S in Information and Communication and Ph.D in Mechatronics from Gwangju Institute of Science & Technology (South Korea). He has more than 12 years of research experience and has worked for IBM, Hamdard University (Pakistan), Yeungnam University (South Korea), Universiti Teknologi PETRONAS (Malaysia) and Frack Tech (Australia) during his career. He is a fellow IET and a senior member IEEE. His research interests include neuro-signal & neuroimage processing. He has published 5 books and have more than 5000 citations to his published articles.
Combining acoustic simulation and filtered back-projection
Running photoacoustic image reconstruction based on acoustic wave simulation on GPU is limited by the available memory. Currently, the simulated domain has to contain both the region of interest and the acoustic sensor. My current goal is to find a way to map the recorded signal closer to the region of interest and to reduce the size of the total simulated domain. I am currently experimenting with filtered back-projection as the mapping function and will present the current state of the experiments.
Preventing Deadlock in Non-uniform-timestep Distributed Pseudospectral Method
Non-uniform-timestep Distributed Pseudospectral Method allows different timestep sizes in different sub-domains of simulation. This requires special care when marching overlap regions forward in time. Overlap regions have to be evaluated at timesteps to match temporal discretization of the destination sub-domain. This process involves the extrapolation of such values using a modified integration scheme. To minimize introduced error, extrapolation should take place as close to the original discretization as possible. Under certain circumstances, this leads to a deadlock. In this presentation, I will present conditions that allow the deadlock to occur, a detailed schematic of such case, and a simple solution that resolves the issue.
Choose your 16s rRNA primer wisely
The biggest drawback of 16S rRNA gene sequencing is that the reads originate from a single short region and the resulting reads lack sufficient specificity for reliable species-level identification. Whole metagenomic sequencing (WMGS) is seen as a solution to this problem that should provide the highest degree of specificity. We argue that WMGS for metataxonomics can be inefficient since most parts of a typical microbial genome are non-specific and provide no value for species identification. Consequently, the sequencing budget is spent on useless parts of genomes and the process's sensitivity is significantly reduced. This is a problem, especially in the low-abundant samples contaminated by eukaryotic DNA. Unlike WMGS, where, in theory, all organisms could be classified down to the species level, in 16S rRNA the set of identifiable species depends on a chosen primer combination. Main focus of my current work is to explore properties of different primer combinations and create application for smart primer pair choice.
Odhalování kybernetických útoků s využitím technik strojového učení
V poslednej dobe sa strojové učenie uplatňuje v čím dialej vačšej miere. Jednou z oblastí použitia strojového učenia je detekcia malwaru v sieti. Vačšina malwaru komunikuje so serverom za účelom získania inštrukcii, ktoré má výkonat, prípadne kvôli zberu odchytených dát. Pri tvorbe moderných malwarov sa pre staženie identifikácie riadiaceho servera používajú algoritmy pre generovanie domén (Domain generation algorithm - DGA). DGA algoritmy generujú velké množstvo domén, na ktorých môže byt server dostupný. Pokial je model vytvorený na základe vhodne zvolených atribútov na kvalitnej dátovej sade, je možné detekovat malwar využívajúci DGA algoritmy pre komunikáciu v sieti. Cielom práce je hladanie dátových sád, ktoré klasifikátor nevie správne identifikovat ako nevalidné.
Akcelerace softwarového switche pomocí prefiltrů pro SW i HW
Virtuální switche používané téměř v každém uzlu datacentra jsou zároveň využívány pro monitoring a další aplikace. Oproti zamýšlenému použití to znamená nárůst počtu filtrovacích pravidel na miliony (1000%/rok) při zvyšování propustnosti na 40G+ (50%/rok) propustnosti a rychlosti aktualizace. Implementace s vysokou propustnosti neumožňují rychlou aktualizace pravidel a obráceně. Virtuální switch potřebuje obojí a současné sota ignoruje zejména požadavky na škálovatelnost a rychlost aktualizace. Po zmapování charakteristiky těchto aplikací pomocí knihovny likwid jsem vyvinul algoritmus založený na prefiltru s vrstveným stromech a hashovacích tabulkách. Toto řešení se vyznačuje vysokou propustností, škálovatelností, efektivitou přístupu k paměti a nízkým časem aktualizace, který je amortizován pomocí dynamického programování. Můj cíl je i vyrobit akcelerátor. Vzhledem k nutnosti použít externí paměti, implementace vede na superskalární obvody. To mě vedlo k vývoji knihovny kompilátoru podobného LLVM MLIR s nativní podporou paketových operací a automatizovanými transformacemi vytvářející obvody tohoto typu.
Evoluční optimalizace komplexních kombinačních obvodů
Ve své dizertaci se zabývám evoluční optimalizací komplexních kombinačních obvodů. Využívám tzv. divide-and-conquer strategii, kdy z obvodu vyberu jeho libovolnou část, tu zoptimalizuji pomocí CGP a návratím ji zpět do původního obvodu. Tímto způsobem se mi úspěšně daří obvody zmenšovat, co se týká počtu jejich hradel, ovšem zpoždění takto optimalizovaných obvodů mnohdy značně narůstá. Proto se v poslední části dizertace zaměřuji právě na to, jak co nejlépe zmenšit počet hradel v obvodě a udržet či dokonce zmenšit jeho zpoždění.
Evoluční hledání CNN sítě pro řešení rovnice šíření akustických vln
V posledních letech zažívá machine learning renezanci, z nemalé části díky schopnosti konvolučních sítí získávat informace z obrazových dat. Takto navržené sítě lze použít i pro diskretizaci prostoru při výpočtu parciálních diferenciálních rovnic. Toho jsem se pokusil využít ve své disertaci, kde potřebuji při evolučním návrhu HIFU operačních plánů řešit hyperbolické diferenciální rovnici popisující šíření zvukových vln v lidské tkáni. Evoluční NAS takovéto sítě a její zakomponování do stávajícího řešení se ukázalo jako velice naučný proces.
Evoluční NAS (Neural Architecture Search) s podporou aproximovaných násobiček
Tématem mé disertační práce je neuroevoluce, tedy spojení evolučních výpočetních technik a umělých neuronových sítí. Ve své práci se zejména zabývám technikami automatizovaného návrhu architektur konvolučních neuronových sítí (CNN) s využitím vícekriteriálních evolučních optimalizačních algoritmů. Mým posledním počinem bylo vylepšení implementace NAS metody, využívající CGP kódování a NSGA-II optimalizační algoritmus, která rovněž umožňuje využití aproximovaných násobiček v konvolučních vrstvách CNN modelu. Díky tomuto přístupu je pak možné zaměřit se na hledání architektur CNN, které nemusejí být tak přesné, nicméně snižují spotřebu sítě tak, že je možné ji využít v zařízeních s omezeným výkonem/spotřebou.
Využití optamilazičních algoritmů v kvantovém počítání
S příchodem funkčních kvantových počítačů nastavá v posledních letech boom v oblasti kvantového počítání. Tento termín, od kterého si mnozí slibují zázraky má však využití jen v něktrých oblastech. Jak se ukazuje, jednou z těchto oblastí jsou i optimalizační úlohy. Aplikace principů neuronových sítí do kvantových variačních obvodů přináší velký potenciál ve formě kvantových neuronových sítí. Jde to ale i obráceně. Převzetí myšlenek z kvantového počítání a jejich využití v evolučních algoritmech přináší také nové a vylepšené metody. Vrcholem obou směrů může být využití kvantově-inspirovaných evolučních algoritmů pro návrh a učení kvantových neuronových sítí.
- Ondřej Olšák, Lukáš išmiš, Radek Tesař, Martin Hurta
Informace o projektech, publikování, činnostech na UPSY.
Sémantická mutace pro návrh kryptograficky silných booleovských funkcí
Booleovské funkce jsou jedním ze základních kryptografických primitiv používaných při sestavování soudobých šifrovacích algoritmů. Bezpečnost takovéhoto algoritmu je omezena vlastnostmi funkcí z nichž je sestaven, a existuje tedy potřeba vytvářet a hledat stále nové, lepší a silnější funkce. Jednou z nejúspěšnějších metod jejich návrhu je genetické programování, které na rozdíl od tradičních algebraických postupů umožňuje sestavovat funkce s libovolnou vnitřní strukturou. Genetické programování nicméně není bez svých vlastních slabin. S rostoucím počtem vstupů sestavované funkce roste také délka potřebného chromozomu, a množství destruktivních mutací které v něm mohou nastat. Jedním ze způsobů jak těmto neduhům zabránit je použití operátoru sémantické mutace, který na základě kryptografických vlastností jednotlivých částí navrhované funkce dokáže mutacím v dobře fungujících částech chromozomu zabránit, a redukovat tím tak celkovou výpočetní náročnost řešeného problému.
Efektivní architektura pro akceleraci rozhodovacích stromu
Analýza sítového provozu je časově náročná operace, kterou současné CPU nejsou schopny zvládnout na propustnostech v řádu stovek Gbps. Systémy pro zabezpečení sítí tedy využívají HW akcelerace k dosažení potřebné rychlosti zpracování. Por zpracování šifrovaného provozu je však nutné využít nové přístupy. Bezpečnostní nástroje začínají využívat algoritmy strojového učení založené na rozhodovacích stromech, např. Random Forest nebo AdaBoost, jež poskytují velmi dobré výsledky. Tyto algoritmy lze velmi dobře implementovat v HW avšak za cenu velkého množství zdrojů. V prezentaci budou představeny přístupy, jež umožňují potřebné zdroje snížit se zachováním přesnosti původního klasifikátoru. Uvedené přístupy byly prezentovány na konferenci DDECS.
Efektívne mapovanie entít jazyka P4 do FPGA
V svojej prezentácii predstavím jednotlivé problémy a optimalizácie, ktoré je možné využit na zefektívnenie využitia zdrojov na FPGA rôznymi P4 programami. Jedná sa o dôležitý krok optimalizácie, ktorý umožňuje správne fungovanie aj zložitejších a rozsiahlejších P4 programov na obmedzených zdrojoch FPGA čipu.
Optimalizace architektury HashPM a integrace do systému Pigasus
Se zvyšující se rychlostí sítových linek je nutné navyšovat také propustnost bezpečnostních systémů jako jsou IDS. Tyto systémy v sítovém provozu provádí vyhledávání velké sady vzorů specifikovaných regulárními výrazy, což má negativní vliv na jejich propustnost. Rychlou prefiltrací sítového provozu hledáním krátkých řetězců je však možné výrazně snížit zátěž na IDS sytém a dosáhnout tak vyšší celkové propustnosti. Za tímto účelem byla navržena architektura založená na hash funkcích. Pro dosažení propustnosti v řádu stovek Gb/s však architektura využívá značné množství hardwarových zdrojů. Pro výrazné snížení nároků na množství zdrojů byly navrženy optimalizace, které nesnižují míru prefiltrace. Nyní jsou zkoumány možnosti aproximačních optimalizací, které za cenu mírného snížení míry prefiltrace dosahují značné úspory zdrojů. Pro reálné nasazení takto optimalizované jednotky byla prozkoumána možnost integrace do systému Pigasus, kde dosahuje oproti původnímu řešení výrazně vyšší míry prefiltrace.
Optimalizace spuštění závislých úloh pomocí genetického algoritmu
Prezentace se bude zabývat využitím genetických algoritmů v optimalizaci spuštění sestav úloh na výpočetních clusterech. Tyto sestavy úloh jsou typické tím, že obsahují vzájemné závislosti a každá úloha může být spuštěny na různém počtu jader/uzlů. To samozřejmě ovlivňuje dobu strávenou ve frontách, kdy úlohy čekají na přidělení výpočetních zdrojů, celkový výpočetní čas a cenu výpočtu. V praxi to vypadá tak, že uživatel musí u sestavy úloh správně zadefinovat závislosti a pro každou úlohy zvlášt zvolit počet výpočetních uzlů a dobu běhu. Je tedy nutné mít určité zkušenosti a znalosti o spouštěných úlohách a použitém clusteru. Velice často ovšem dochází k nevhodnému výběru počtu výpočetních uzlů a nadhodnocení výpočetního času, což vede k tomu, že plánovač clusteru nemusí vhodně pracovat s alokacemi zdrojů, úlohy zbytečně dlouho čekají ve frontách a zvyšuje se výsledná cena a výpočetní čas výpočtu. Prezentovaný přístup se snaží reagovat na tento problém uchováváním výkonnostních dat pro vybrané úlohy a jejich zpracováním pomocí genetických algoritmů. Výsledkem je vhodný výběr spouštěcích parametrů (délka běhu, počet uzlů) pro jednotlivé úlohy, které vede k optimalizaci výsledného času nebo ceny výpočtu. Navržené fitness funkce optimalizují spuštění úloh jak na zdrojích se sdílenými zdroji tak i s dedikovanými. Po nasbírání výkonnostních dat je přístup obecně aplikovatelný.
Konvergencia PSIIM v 2D
Konvergenčné testy vyvíjanej korekčnej metódy sú pomerne netriviálne. Pokúsim sa to demonštrovat na (už známom) probléme so šírením mechanického vlnenia v prostredí s kruhovým rozhraním. Vychádzajúc z predchádzajúcich experimentov ukážem, čo na nich nebolo ideálne, a kam som sa až dostal.
DDoS Protector: Akcelerovaná mitigace DDoS útoků
V prezentaci v krátkosti představím hlavní parametry a vlastnosti systému vytvářeného pro vysokorychlostní filtraci nežádoucího sítového provozu, především pro potlačení DDoS útoků. Systém je vyvíjen pod hlavičkou sdružení CESNET v rámci projektu bezpečnostního výzkumu MVčR, na jehož řešení se aktivně podílím. Do jisté míry se jedná o praktické a reálné uplatnění přístupů ke zpracování sítového provozu, kterými se zabývám v rámci řešení své disertační práce.
Vyhodnocení odolnosti proti poruchám systému na FPGA s řadičem rekonfigurace
Odolnost proti poruchám je zásadní obzvláště u systému, ke kterým není přímý přístup pro jejich opravu nebo by jejich selhání vedlo k neúměrným ztrátám. Typickým příkladem jsou vesmírné aplikace. Navíc jsou FPGA, na která se zaměřujeme, náchylná na projevy radiace, která způsobuje zvýšené riziko poruch. Proto je nutné i přes jejich výskyt zajistit běh systému dle specifikace. V prezentaci se zaměřím na výsledky z experimentů s rekonfigurací chybných částí systému na FPGA v různě kritických prostředích a také porovnání s předchozími přístupy bez rekonfigurace. Dále představím ověření simulací získaného odhadu odolnosti systému v TMR s rekonfigurací poškozených modulů. Nakonec se zaměřím na plány se zvyšováním odolnosti samotného řadiče.
A Non-Uniform Timestep Step approach to leapfrog integration scheme
In the numerical solution of PDE, it is often the case that underlying medium properties are strongly heterogeneous. Therefore a non-uniform time step integration scheme can significantly decrease overall simulation time while having minimal impact on performance. To allow for different time steps in distributed simulations, subdomain interface values have to be evaluated at a specific time given by the neighbor time step size. A few possible approaches will be discussed. Then for a selected one, we will present a derivation of local truncation error whit some numerical examples proving feasibility using the k-Wave toolbox.
Limity určovania taxonómie v metagenomike na báze 16s rRNA a možnosti ich prekonania
Vdiaka pokročilým technológiam sekvenácie DNA a metagenomickým metódam, ktoré sa vyvíjali behom posledných 30 rokov, sme schopní v biologických vzorkách odhalit baktérie nekultivovatelné v laboratórnych podmienkach. Typickým postupom pre určovanie bakteriálnej kompozície vzoriek je amplifikácia a sekvenácia regiónov génu 16S rRNA nasledovaná klasifikáciou v počítači. Aj napriek tomu, že sekvenácia génu 16S rRNA je stále velmi rozšíreným prístupom, presná identifikácia baktérií na základe sekvencií 16S rRNA má svoje problémy a často je v praxi nahradzovaný technológiou WMGS. Vo svojej prezentácii poukážem na to, že technológia WMGS má svoje vlastné úskalia a nemusí priniest lepšie výsledky než 16s rRNA. Dalej sa zameriam na zlepšenie prístupov založených na 16s rRNA a predstavím spôsob, ktorým sa snažím toto zlepšenie dosiahnut v rámci svojej dizertačnej práce.
Another Phatoacustic Imaging Presentation
In the last six months, I have been focused on two goals and they will be the main points of the presentation. First, I will describe our "real-time" photoacoustic reconstruction system for breast screening. The system is currently deployed in the hospital and performs above our expectations. The second goal was to find a way to reduce the memory footprint of k-Wave for photoacoustic reconstruction on fine reconstruction grids. I will describe a problem of memory consumption for source signals and how it was eliminated. We are now able to compute reconstruction on finer grids than before using the same computational resources. Finally, I will present plans to further improve the reconstruction by reducing the volume covered by the computational grid.
Evoluční optimalizace kombinačních obvodů
Ve své dizertaci se zabývám evoluční optimalizací komplexních kombinačních obvodů. Využívám tzv. divide-and-conquer strategii, kdy z obvodu vyberu jeho libovolnou část, tu zoptimalizuji pomocí CGP a návrátím ji zpět do původního obvodu. Právě výběr podobvodů ale značně ovlivňuje účinnost optimalizace - když se nepovede vybrat vhodný "kousek" obvodu, je moc malý/velký, nelze ho nijak vylepšit atp. V mojí prezentaci bych chtěla srovnat výsledky mých předchozích optimalizačních experimentů založených na výběru podobvodů např pomocí algoritmů implementovaných v předchozí práci a výsledky z experimentů s výběrem založeným na vyhledávání rekonvergentních cest, které se mi po strastiplném boji konečně podařilo rozběhnout.
Nové metody optimalizace interpretace scénářů portovatelných stimulů
Funkční verifikace se stala nezbytnou součástí návrhu designu. Neustále zvyšujicí se komplexnost designů má za následek neustále se zvyšující nároky na odhalení chyb pomocí funkční verifikace. To vytváří velký tlak na výzkum efektivity verifikace, která je stále poměrně nízká. Tomuto problému se v průběhu let dostalo velké pozornosti a vzniklo mnoho přístupů, které efektivitu verifikace zvyšují. Jeden z nových přístupů přináší Portable Test and Stimulus Standard, který se zaměřuje na znovupoužitelnost verifikačních stimulů. Standard přináší nové možnosti pro funkční verifikaci, ale zároveň také nové výzvy spojené s jeho použitím. Navíc klade požadavky na verifikační inženýry a jejich znalosti o novém standardu, které jsou nezbytné pro jeho správné použití. Cílem dizertační práce bude uživatelsky zpříjemnit použití standardu a to zejména automatizací procesu vertikálního znovupoužití modelů z blokové úrovně na úrovni systémové. Toto zahrnuje vhodné spojení blokových modelů a výběr vhodné techniky pro extrakci informace z designu za účelem automatického doplnění systémové funkcionality do systémového modelu. V rámci pojednání k dizertační práci bylo již provedeno několik analýz a implementačních experimentů, které ukazují potenciál zvolené metody.
Stavová paketová klasifikace pro architektury s heterogenní pamětí
Nedostatek paměti na čipu, limitovaný počet přístupů do externí paměti a datové závislosti patří mezi tradiční problémy stavové paketové klasifikace. Tento problém posledních 10 let eskaluje v SDN sítích, kde konfigurace běžně kombinují miliony 64B+ pravidel s velkou složitostí vyhledávání. Pro hardwarovou akceleraci této úlohy je potřeba použít externí paměti a přepracování celého konceptu klasifikace. Použitím relaxovaného pamětového modelu a spekulativního vyhodnocování je možno dosáhnout výrazného zvýšení výkonu pro aplikace s read-modify-write charakteristikou jako je i tato. Pro případy použití SDN na 100G však takováto naivní implementace zabírá neúnosné množství zdrojů FPGA a pro vyřešení dílčích problému je potřeba optimalizovat celu úlohu na globální úrovni. Tato prezentace bude obsahovat optimalizace takovéto architektury za účelem zvýšení výkonu, snížení zdrojů a podporu dalších SDN specifických požadavků.
Rychlejší metoda evoluce logických obvodů za použití sémantiky v CGP
V dnešní době jsou obvody značně komplexní a jejich návrh je proto složitý. Použitím evolučních algoritmů může programátor úlohu návrhu obvodů automatizovat, ale potřebný výpočetní čas neumožní generovat příliš velké obvody. Z tohoto důvodu je užitečné vytvářet nové evoluční metody, které mají lepší škálovatelnost. Jednou takovou metodou je sémanticky orientovaný mutační operátor (SOMO) v kartézském genetickém programování (CGP), na který se tato prezentace zaměřuje. Metoda umožňuje například evoluci nových násobiček 5×5b za dobu několika vteřin. Tohoto zrychlení oproti standardnímu mutačnímu operátoru CGP je dosaženo převodem evaluace kandidátních řešení do podoby porovnání optimálního vstupu mutovaného uzlu s předcházejícími výstupy. V prezentaci bude fungování metody vysvětleno a budou nastíněny další možnosti jak tuto metodu dále optimalizovat.
Odhalování kybernetických útoků s využitím technik strojového učení
V poslednej dobe sa strojové učenie uplatňuje v čím dalej väčšej miere. Jednou z oblastí použitia strojového učenia je detekcia malwaru v sieti. Väčšina malwaru komunikuje so serverom za účelom získania inštrukcii, ktoré má výkonat, prípadne kvôli zberu odchytených dát. Pri tvorbe moderných malwarov sa pre staženie identifikácie riadiaceho servera používajú algoritmy pre generovanie domén (Domain generation algorithm - DGA). DGA algoritmy generujú velké množstvo domén, na ktorých môže byt server dostupný. Pokial je model vytvorený na základe vhodne zvolených atribútov na kvalitnej dátovej sade, je možné detekovat malwar využívajúci DGA algoritmy pre komunikáciu v sieti. Cielom práce je hladanie dátových sád, ktoré klasifikátor nevie správne identifikovat ako nevalidné.
Digital two-parametric spectrometric system for characterization of mixed neutron-gamma field in experimental devices
In this talk, we describe a new, digital spectrometric system and results obtained from measurements of neutron and gamma mixed fields in experimental reactors (LR-0, LVR-15, VR-1), cyclotrons and neutron generators. An apparatus based on the analog processing of output signals from the scintillation stilbene detector was used so far in measurements of these fields. However, this analog apparatus has several disadvantages. In addition to the large volume and weight of the instrument which complicates its manipulation, there is a problem of a maximum number of detected particles per second. This analog system works with the order of magnitude of 10^3 processed impulses per second. This limitation prolongs experiment duration to as long as tens of hours. Furthermore, in measurements with high gamma radiation background, like in close proximity to activated fuel, such limitation makes an experiment almost impossible. The spectrometric system with digital processing of detector output impulses allows measurements with impulse rate of at least one order of magnitude higher and thus eliminates to a great extent previously mentioned limitations. Very fast digitizers with appropriate bit resolution are a necessary condition in this case. Digitizers in the spectrometric system have bit resolution of 10 bits with sampling frequency from 1 GS/s to 8 GS/s and a resolution of 12 bits with frequency from 400 MB/s to 1 GS/s. Digitalized data are then processed using FPGA. Measured data can be processed online thanks to very fast two parameter evaluation algorithms, or these data can be later processed offline. For this situation, we use mostly algorithms based on charge comparison methods. We can thus obtain a comparison of results between older and verified analogue two parameter spectrometric system and newer digital approach. For a comparison of a quality of neutron and gamma ray impulse separation, we used FoQ (Function of Quality) algorithm. This algorithm quantifies a quality of separation of neutron and gamma part with respect to impulse amplitude. MCNP calculations were included to verify the correctness of measurement results. These results show that digital spectrometric system fully replaces the former analogue system and surpasses it especially in required experiment duration.
BIO
Zdeněk Matěj je odborným asistentem na Fakultě informatiky Masarykovy univerzity v laboratoři embedded systems v Brně, kde je od roku 2008. Vyučuje a vede studenty a výzkumné projekty včetně projektů o detekci ionizujícího záření. Vyučuje především předměty v oblasti návrhu a fungování digitálních technologií. Jeho výukové aktivity jsou zaměřeny na výuku studentů v oblasti programování jednočipových mikropočítačů a programovatelných hradlových polí (FPGA). Vede tým studentů a zapojuje je do výzkumu a vývoje rychlých neutronových spektrometrů pro smíšené pole neutronů a gama záření. Velkým kladem je dlouhodobá součinnost se soukromou sférou a možnost předat nabrané zkušenosti studentům. Zároveň s výukou na MU totiž tráví Zdeněk již osm let jako vývojář a výzkumný pracovník v soukromých společnostech v oblasti elektronických zařízení a zařízení pro jederné provozy. Jeho primárním zájmem je vývoj algoritmů spektrometrického měřícího zařízení a rychlé zpracování dat. Několik praktických výsledků jeho vývoje v oblasti detektorů jaderného záření je použito v jaderných elektrárnách Dukovany a Temelín. Zdeněk spolupracuje již řadu let při výzkumných aktivitách s organizacemi CVř řež a Akademie věd. Společně s těmito institucemi společně s Univerzitou obrany a VUT Brno vyvíjí digitální spektrometrické systémy pro směsná pole záření gama a neutronů. Podílel se na několika průmyslových vzorech a patentu v oblasti radiační ochrany a spektrometrických systémů. Díky úzké spolupráci především s CVř řež vzniklo mnoho kvalitních výsledků publikovaných v impaktovaných časopisech. Spolupracuje na experimentech u jaderných reaktorů LR-0, LVR-15 a VR-1. Díky společným výsledkům se podařilo charakterizovat mnohá neutronová pole I v zahraničí (např. FRMII). Úspěch ve vývoji digitálního spektrometrického systému (NGA-01), na kterém se Zdeněk podílí, podtrhuje fakt, ža pomohl k upřesnění knihoven jaderných dat IRDFF-II. Jeho současným výzkumným projektem je přenos scintilačního záření na dlouhé vzdálenosti pomocí optických vláken, což umožní měření neutronové spektrální husoty toku i u zařízení, kde se nachází velká elektrická a magnetická pole. Předevěím jde o velké urychlovače částic a nebo například mikrotron.Evoluční návrh kvantových operátorů.
V posledních letech nastává celosvětový boom v oblasti kvantového počítání. Každý měsíc vycházejí nové články a objevy, které neustále posunují tento koncept směrem kupředu. Od sálových počítačů k mikročipům, z laboratoří do officů, od univerzitních výzkumů ke komerčnímu použití. Je tedy otázkou času než se s kvantové programování stane jednou z vyhledávaných dovedností. Protože tvorba kvantových algoritmů vyžaduje osvojení neintuitivních konceptů kvantové mechaniky, jejich automatizovaný návrh může ušetřit čas i úskalí s tím spojené.
Nové superpočítače v IT4I a LUMI
V několika minutách bych rád představil nové superpočítače v rámci IT4Innovations a konsorcia LUMI.
HPC akcelerace CMAES HIFU plánování.
Ve své disertaci se věnuji evolučnímu návrhu ultrazvukových operačních plánů. Na tomto semináři představím nově implementovanou HPC akceleraci CMAES HIFU plánování. Implementovány byly dva distribuované modely - ostrovní evoluce a model farmáře. Tato vylepšení umožňují evoluci optimálního plánu za průměrně čtyřikrát kratší dobu oproti běžnému modelu jednouzlového výpočtu.
Comparison of various parallelism paradigms in the context of CNN training using TensorFlow
This paper explores and discusses various parallelization approaches regarding the training of the Convolutional Neural Networks (CNN). Training of CNNs is a very computationally demanding process and in order to speed up this process many parallelization methods can be used. This paper is mainly focused on synchronous and asynchronous data parallelism and model parallelism. The performance of implemented parallelization methods are then put to the test in the form of experiments, that consist of training several different CNN models. Based on the experiments the final performances are estimated.
Systémy odolné proti poruchám: Případová studie pro elektronický zámek
Odolnost proti poruchám (OPP) nemusí být součástí jen rozsáhlých systémů, družic a medicínských přístrojů. Poslední dobou řídí elektronika naše životy více, než kdy předtím. Proto může být zajímavé zkoumat využití OPP také ve "spotřební" elektronice. V prezentaci budou představeny testy OPP na tzv. elektronickém zámku. I ten svým způsobem vykonává kritickou funkcionalitu. V prezentaci budou představeny dva aktuální výsledky: 1) vlivy zakomponování SW implementované OPP do jednoduššího systému využívajícího mikrokontrolér; a 2) bude představeno vyhodnocení volby architektury CPU na pokročilejším systému zámku, který využívá vestavěný OS Linux.
Local Fourier Basis for Pseudo-spectral Methods: Beyond Performance
The presentation will discuss impact of a local Fourier basis approach to the simulation of ultrasound beyond enabling high performance simulations on HPC systems. Basic numerical properties of the k-space model utilized by k-Wave toolkit will be compared to other approaches (FD, DGM and FEM). The benefit of LFB approach will be illustrated by few examples of novel domain decomposition and model coupling methods.
Stav práce, projekt PAMMOTH a PORD
V prezentácii v krátkosti zhrniem stav a plán dizertácie. Následne predstavím moju prácu na projekte PAMMOTH, ktorému som sa v poslednom čase venoval.
Já a moje disertace v době covidí
Ve své disertaci se zaměřuji na spouštění biomedicínských řetězců úloh na clusterech s cílem minimalizovat jejich celkový výpočetní čas nebo cenu. Myšlenka výběru spouštěcích parametrů (počet výpočetních uzlů, výpočetní fronta, výpočetní čas) je založena na zpracování naměřených škálovacích dat jednotlivých úloh. Na tomto semináři představím mnou implementovaný nástroj k-Dispatch pro správu úlohu, jeho využití v praxi a zaměřím se na to, čím jsem se zabývala posledního půl roku. Na závěr představím svůj plán, který by měl vést snad ke zdárnému odevzdání disertační práce.
Metody strojového učení v analýze šifrovaného sítového provozu a možnosti jejich akcelerace
Nárůst podílu šifrovaného sítového provozu komplikuje možnosti analyzovat jeho obsah pro bezpečnostní účely. Z tohoto důvodu se v tomto ohledu využívá statistických vlastností provozu namísto přímé analýzy jeho obsahu. Pro zpracování a následné vyhodnocení stat. dat jsou pak využívány algoritmy strojového učení. Ty umožňují jednak pracovat s velkým objemem dat a zároveň lepe rozlišit typy provozu. Tyto přístupy jsou však nasazování převážně v off-line režimu, tedy na již zachycených a uložených datech. Pro on-line analýzu je nutné jednak zpracovat příchozí provoz tak, abychom extrahovali všechny potřebné statistické ukazatele a zároveň byly schopní klasifikovat provoz na rychlosti linky. Toto zpracování je možné provést v softwaru. Hardwarové řešení však umožní integraci těchto metod do soběstačného celku a zároveň uvolní CPU zdroje pro jinou činnost. V prezentaci bude ukázána HW architektura pro extrakci stat. dat s níž v současnosti pracuji. Následně bude prezentace zaměřena na samotné metody klasifikace a bude předveden návrh HW akcelerátoru využívající algoritmu RandomForest pro analýzu stat. dat v on-line režimu. V konci prezentace pak bude nastíněn plán dalšího vývoje.
Zvýšení propustnosti IDS systémů pomocí prefiltru založeného na hash funkcích
Se zvyšující se rychlostí sítových linek je nutné navyšovat také propustnost bezpečnostních systémů. Klíčovými prvky pro zajištění ochrany sítové infrastruktury jsou systémy IDS. Tyto systémy však v sítovém provozu provádí vyhledávání velké sady vzorů specifikovaných regulárními výrazy, což má negativní vliv na jejich propustnost. Pro dosažení propustnosti 100 Gb/s je nutné v současné době proto tyto systémy provozovat na několika paralelních strojích. Rychlou prefiltrací sítového provozu hledáním krátkých řetězců je však možné výrazně snížit zátěž na IDS sytém a dosáhnout tak vyšší celkové propustnosti. Z tohoto důvodu jsme navrhli algoritmus pro odvození krátkých řetězců ze sady regulárních výrazů. Ve srovnání s předchozími metodami mohou řetězce odvozené navrhovaným algoritmem redukovat sítový provoz až 3,3krát lépe. Odvození řetězců z jednoho regulárního výrazu zabere navíc méně jak sekundu, což umožňuje rychle měnit sadu pravidel v IDS. Pro vyhledávání těchto řetězců je možné využít dříve navržený prefiltr založený na hash funkcích, který dokáže zpracovat více jak 100 Gb/s sítového provozu.
Skládání střípků mozaiky aneb Co se událo a neudálo při práci na mojí disertaci
Moje disertace je zaměřena na akceleraci IDS/IPS systémů, které jsou jednou z významných technologií pro zajištění bezpečnosti komunikační infrastruktury. Z důvodu vysoké výpočetní náročnosti je však velmi obtížné splnit jejich výkonnostní požadavky a umožnit jejich nasazení ve vysokorychlostních sítích. Můj přístup akcelerace je založen na předzpracování (předfiltraci) části sítového provozu, který s vysokou pravděpodobností nepředstavuje bezpečnostní hrozbu, čímž je umožněno efektivně soustředit dostupné výpočetní zdroje na analýzu pouze relevantní části sítového provozu a dosáhnout urychlení. V rámci svého vystoupení na tomto semináři UPSY shrnu aktuální stav prací a barvitě popíšu sled souvisejících událostí od poslední podobné prezentace. Na závěr potom nastíním aktuální plán navazujících kroků, které by snad mohly vést k úspěšnému dokončení a odevzdání této práce.
Evoluce a optimalizace kryptografických booleovských funkcí pomocí genetického programování
Kryptografické booleovské funkce jsou jedním ze základních stavebních prvků moderních šifer. V závislosti na způsobu jejich použití od nich vyžadujeme různé vlastnosti, které jsou obvykle ve vzájemném konfliktu, rozhodující o náročnosti prolomení výsledné šifry (nelinearita, korelační imunita,...) nebo o náročnosti její implementace (Hammingova váha, násobková složitost,...). Analytické metody návrhu těchto funkcí jsou schopné generovat pouze nepatrnou podmnožinu všech možných funkcí s danými vlastnostmi, a pro některé kombinace vlastností vhodný analytický postup ani neexistuje. Nejúspěšnějšími metodami řešení tohoto problému se ukázal být návrh pomocí různých variant genetického programování (stromové, kartézské, lineární), které jsou schopné sestavit libovolnou booleovskou funkci za cenu vysoké výpočetní náročnosti. Optimalizací těchto metod můžeme výpočetní náročnost návrhu snížit, a urychlit tak sestavování nových funkcí s danými vlastnosti.
Optimalizacia vyuzitia pamate FPGA ako kritickeho zdroja pri spracovani paketov
Jednou z kritickych casti vysokorychlostneho spracovania paketov v technologii FPGA je vyuzitie pamati. Pri pouziti internych blokovych pamati narazame pre velku cast aplikacii na nedostatok takychto pamati na cipe FPGA. Je preto potrebne pouzivat externe pamate, ktore sa na platforme s FPGA cipom mozu nachadzat. Pri spracovani paketov na vysokych rychlostiach (100 Gbps, 400 Gbps) je potrebne, s cielom udrzat plnu priepustnost, redukovat pocet pristupov do pamate. Okrem samotnej klasifikacie paketov, mozu pristup do pamate vyzadovat aj dalsie casti spracovania paketov, najma pocitadla paketov, pripadne bajtov, sluziace na monitorovacie ucely, realizaciu QoS, fakturaciu zakaznikov, a ine. Z pohladu pocitadiel paketov je pre celkovu priepustnost kriticka aj rychlost odozvy pamate, pripadne operacii nad nou. V prezentacii sa budem zaoberat prave optimalizaciou pristupov do pamate pre pocitadla paketov s cielom minimalizovat pocet pristupov do pamate a maximalizovat tak rychlost operacii na tymito pocitadlami, co nasledne vedie na maximalizaciu priepustnosti spracovania paketov.
Vyhodnocení OPP systému s řadičem rekonfigurace
Pro zajištění spolehlivého běhu zařízení v prostředí náchylném na poruchy je zajištění jeho odolnosti proti poruchám (OPP) nezbytné. Pracujeme se systémy na FPGA, kde využíváme TMR s rekonfigurací zasaženého modulu, kterou řídí její řadič. Pro vyhodnocení přínosu rekonfigurace z hlediska OPP je využita platforma pro vyhodnocení metodik OPP (robot v bludišti). V prezentaci budu diskutovat zabezpečování systému pomocí rekonfigurace a následné vyhodnocení přínosů.
Portable Stimulus - Vertical Reuse Automation
Portable Test and Stimulus Standard (PSS) is a potential game-changing standard in the field of simulation-based verification. We present the first practical example of our theoretical ideas about the automation of models created in PSS. The example is showing how thanks to the analysis of control logic drivers at the block-level, models can be transformed from block-level to a system level. We believe that any automation in this field, especially in building comprehensive models or automating some of the processes would help to save valuable time of verification engineers. As a practical example of the Design Under Test (DUT), we selected the execution stage subsystem of the PULP platform processor which is an open-source representative of the RISC-V processor subsystem. Firstly, we manually created PSS models for all blocks of this subsystem and also the PSS model of the whole execution stage. Afterward, we traced control logic drivers of these blocks and analysed, which findings are lethal for automated generation of execution stage PSS model.
Rychlejší metoda evoluce logických obvodů za použití sémantiky v CGP
V dnešní době jsou obvody značně komplexní a jejich návrh je proto složitý. Použitím evolučních algoritmů může programátor úlohu návrhu obvodů automatizovat, ale potřebný výpočetní čas neumožní generovat příliš velké obvody. Z tohoto důvodu je užitečné vytvářet nové evoluční metody, které mají lepší škálovatelnost. Jednou takovou metodou je sémanticky orientovaný mutační operátor (SOMO) v kartézském genetickém programování (CGP), na který se tato prezentace zaměřuje. Tato metoda umožňuje například evoluci nových násobiček 5×5b za dobu několika vteřin. Tohoto zrychlení oproti standardnímu mutačnímu operátoru CGP je dosaženo převodem evaluace kandidátních řešení do podoby porovnání optimálního vstupu mutovaného uzlu s předcházejícími výstupy. V prezentaci bude fungování metody detailně vysvětleno.
Odhalování kybernetických útoků s využitím technik strojového učení
V poslednej dobe sa strojové učenie uplatňuje v čím dalej väčšej miere. Jednou z oblastí použitia strojového učenia je detekcia malwaru v sieti. Väčšina malwaru komunikuje so serverom za účelom získania inštrukcii, ktoré má výkonat, prípadne kvôli zberu odchytených dát. Pri tvorbe moderných malwarov sa pre staženie identifikácie riadiaceho servera používajú algoritmy pre generovanie domén (Domain generation algorithm - DGA). DGA algoritmy generujú velké množstvo domén, na ktorých môže byt server dostupný. Pokial je model vytvorený pomocou vhodne zvolených atribútov, je možné detekovat malwar využívajúci DGA algoritmy pre komunikáciu v sieti.
Evoluční optimalizace kombinačních obvodů
Ve své dizertaci se zabývám evoluční optimalizací komplexních kombinačních obvodů. Využívám tzv. divide-and-conquer strategii, kdy z obvodu vyberu jeho libovolnou část, tu zoptimalizuji pomocí CGP a navrátím ji zpět do původního obvodu. Právě výběr podobvodů ale značně ovlivňuje účinnost optimalizace - když se nepovede vybrat vhodný "kousek" obvodu, je moc malý/velký, nelze ho nijak vylepšit atp. V mojí prezentaci bych chtěla srovnat výsledky mých předchozích optimalizačních experimentů založených na výběru podobvodů např pomocí BFS algoritmu či windowingu, a výsledky z experimentů s výběrem založeným na vyhledávání rekonvergentních cest.
Stavový paketový filtr s použitím DDR4/HBM pro 100+Gb/s
Pamětí typu DDR se v high-end sítových zařízení běžně nepoužívají, přestože poskytují papírově dostatečný výkon za zlomek ceny. K problémům s DDR přispívá zejména vysoká latence, obnovování a bankování. Obecně read-modify-write operace s náhodnými adresami v aplikacích stavových filtrů dokáží zredukovat propustnost DDR pod 1% při naivním přístupu. Ani dnešní procesory nedokáží efektivně pracovat v aplikacích, kde téměř každý přístup do paměti způsobí výpadek z cache. To je způsobeno zejména správou cache, počtem vláken, hloubkou load/store bufferů, chybějícími instrukcemi, spekulacím bez znalosti algoritmu atd. technologii FPGA lze s přiměřenými zdroji sestavit out-of-order architekturu stavového sítového filtru se spekulativním vyhodnocováním a tím výrazně zvýšit efektivitu přístupů do pamětí na úroveň dostatečnou pro 100+Gb/s sítě. Ukázka takovéto architektury a metodika její evaluace bude náplní této prezentace.
Recent Advancements in Distributed Pseudospectral Method
The main advantage of the Distributed Pseudospectral method is the reduction of the communication in a distributed environment which is crucial to ensure high performance. We optimized this method further by enabling multiple spatial and temporal resolutions within the same simulation. Also, a new approach for further communication reduction was adopted, leading to many-fold reduction in the amount of communication while achieving comparable error. In this presentation, we will demonstrate core principles, present preliminary results, and discuss implication on the performance of such simulations.
Photoacoustic Tomography
In my presentation I will describe our approach to photoacoustic imaging and discuss the progress of the PAMMOTH project. I will show difference in CPU and GPU performance for the imaging and the difference between on-line (on-site) and off-line reconstruction. I will briefly return to reasoning why the use of progressive grid refinement could be beneficial and what needs yet to be done to confirm my hypothesis.
Identifikace mikroorganizmu na zaklade 16s rRNA
Vdaka pokročilým technológiam sekvenácie DNA a metagenomickým metódam, ktoré sa vyvíjali behom posledných 30 rokov,
sme schopní v biologických vzorkách odhalit baktérie nekultivovatelné v laboratórnych podmienkach. Typickým postupom
pre určovanie bakteriálnej kompozície vzoriek je amplifikácia a sekvenácia regiónov génu 16S rRNA nasledovaná klasifikáciou
v počítači. Aj napriek tomu, že sekvenácia génu 16S rRNA je velmi rozšíreným prístupom, presná identifikácia baktérií
na základe sekvencií 16S rRNA zostáva otvoreným problémom.
Presnost klasifikácie baktérií pomocou génu 16S rRNA je ovplyvnená množstvom faktorov, medzi ktoré nepatrí iba výber klasifikačného
algoritmu ale aj výber sekvenačných primerov či počet kópií génu 16s rRNA jednotlivých organizmov. Vo svojej prezentácií tieto
faktory priblížim, ukážem akým spôsobom vplývajú na presnost klasifikácie a predstavím prístupy, ktorými sa snažím identifikáciu
baktérií zlepšit.
- Jakub Chlebík, Radim Lipka, Michal Piňos, Peter ufan
Informace o projektech, publikování, činnostech na UPSY.
Aplikace koevolučních algoritmů při klasifikaci obtíží spojených s Parkinsonovou chorobou
V tomto semináři představím výstupy z mého pobytu na University of York, který byl uskutečněn v rámci projektu Mezinárodní mobilita výzkumníků VUT v Brně. Na University of York jsem se zapojila do výzkumu počítačem asistované diagnostiky obtíží spojených s Parkinsonovou chorobou, který vede prof. Stephen L. Smith v rámci výzkumné skupiny Intelligent Systems and Nano-science Group. V úloze klasifikace dyskinesie (tj. pohybové abnormality spojené s předávkováním léky, které pacienti užívají) se podařilo ověřit přínos použití koevoluce prediktorů fitness při automatizovaném návrhu pomocí kartézského genetického programování - zejména bylo dosaženo významné akcelerace návrhu klasifikátoru dyskinezie. Na semináři dále představím návrh klasifikátoru dyskinesie, který souběžně využívá záznamy signálu z akcelerometru i gyroskopu (oproti předchozímu přístupu, který využívá záznamy pouze z akcelerometru) a je navrhován pomocí přístupu kompoziční koevoluce. Cílem tohoto přístupu je najít klasifikátor, který má vyšší přesnost klasifikace v podmínkách, ve kterých původní klasifikátor selhává - například při chůzi. Nakonec krátce představím další úlohy z oblasti počítačem asistované diagnostiky Parkinsonovy choroby a jiných neurologických obtíží, do kterých jsem se v rámci mého pobytu také zapojila.
Optimalizace hardwarové architektury pro vyhledávání vzorů založeného na hash funkcích
Vyhledávání řetězců specifikovaných regulárními výrazy je hojně využívaná operace v mnohých oblastech síové bezpečnosti, nicméně je výpočetně velmi náročná a je nutné ji akcelerovat. K akceleraci jsou s úspěchem využívána FPGA, do kterých jsou mapovány různé hardwarové architektury. S narůstající rychlostí síových linek a zvětšující se sadou regulárních výrazů narůstá i spotřeba zdrojů FPGA. Pro výrazné snížení nároků na zdroje je možné využít techniky z oblasti aproximate computing za cenu občasné chybné detekce. Navržená hardwarová architektura provádí s využitím hash funkcí rychlé vyhledávání krátkých řetězců, které jsou specifické pro zvolenou sadu regulárních výrazů. Architektura byla navržena a optimalizována pro 10Gb linky a pro vyšší rychlosti značně narůstá množství spotřebovaných zdrojů FPGA. Pro vytipování problematických částí byla provedena analýza architektury a za účelem dosažení rychlosti v řádu stovek Gb byly navrženy optimalizace, které výrazně snižují množství spotřebovaných zdrojů.
Optimalizacia vyuzitia pamate FPGA ako kritickeho zdroja pri spracovani
Jednou z kritickych casti vysokorychlostneho spracovania paketov v technologii FPGA je vyuzitie pamati. Pri pouziti internych blokovych pamati narazame pre velku cast aplikacii na nedostatok takychto pamati na cipe FPGA. Je preto potrebne pouzivat externe pamate, ktore sa na platforme s FPGA cipom mozu nachadzat. Pri spracovani paketov na vysokych rychlostiach (100 Gbps, 400 Gbps) je potrebne, s cielom udrzat plnu priepustnost, redukovat pocet pristupov do pamate. Okrem samotnej klasifikacie paketov, mozu pristup do pamate vyzadovat aj dalsie casti spracovania paketov, najma pocitadla paketov, pripadne bajtov, sluziace na monitorovacie ucely, realizaciu QoS, fakturaciu zakaznikov, a ine. Z pohladu pocitadiel paketov je pre celkovu priepustnost kriticka aj rychlost odozvy pamate, pripadne operacii nad nou. V prezentacii sa budem zaoberat prave optimalizaciou pristupov do pamate pre pocitadla paketov s cielom minimalizovat pocet pristupov do pamate a maximalizovat tak rychlost operacii na tymito pocitadlami, co nasledne vedie na maximalizaciu priepustnosti spracovania paketov.
TBA
TBA
TBA
TBA
Celulární automaty: principy, benchmarky, aplikace
Celulární automaty (CA) představují alternativní výpočetní platformu využívající masivního paralelismu a emergentních jevů. Jejich "programování", nebo lépe řečeno návrh CA pro řešení dané úlohy, je značně odlišné od tvorby softwaru pro univerzální procesor a obvykle nelze použít zavedené postupy. Často se tedy používají pro návrh CA evoluční algoritmy v kombinaci s různými podpůrnými prostředky. Cílem přednášky bude formou přehledu ukázat základní koncept CA, úskalí jejich návrhu a použití ve výzkumu různých benchmarkových úloh i praktických aplikací. Budou zmíněny experimenty, prováděné v nedávné době nejen na FIT, a zejména demonstrovány vybrané výsledky v podobě "živých" ukázek s využitím simulátoru CA.
Evoluční syntéza komplexních číslicových obvodů
Ve své prezentaci představím evoluční optimalizaci složitých číslicových obvodů, kde se momentálně zabývám hlavně vhodným způsobem výběru částí těchto obvodů a jejich následnou optimalizací pomocí CGP. Dále budou prezentovány první výsledky experimentů s adaptováním nastavení parametrů optimalizace na základě vlastností obvodů a analýzy výsledků předchozích experimentů.
Automatický návrh systémů odolných proti poruchám
Určité systémy vyžadují vysokou spolehlivost, zakomponovat odolnost proti poruchám do rozsáhlých systémů je ale náročný úkol. Ve své práci se proto zabývám automatickým návrhem odolných systémů. Cílem je vytvořit metodu, jež na vstupu obdrží popis systému a na výstupu vyprodukuje systém, jehož odolnost byla zvýšena úměrně poskytnutým prostředkům na čipu (dostupné plochy na čipu). Experimentální část práce se zaměřuje především na hradlová pole FPGA založená na pamětech SRAM. Prezentace bude zaměřena na dvě komponenty zmíněné metody, kterým jsem se v poslední době věnoval: 1) strategie volby prostředků pro dosažení odolnosti a 2) urychlení odhadu odolnosti. Tento aktuální výzkum bude v prezentaci zasazen do kontextu celé dosavadní práce.
Using Control Logic Drivers for Automated Generation of System-level Portable Models
In this presentation, I will share with you what is the current focus of the Ph.D. thesis and what has been done this academic year. Portable Test and Stimulus Standard is a new Accellera standard for an abstract definition of the verification intent that can be used for stimuli generation for different types of verification environments and at different levels of design hierarchy. Currently focus is on vertical reuse of portable models which is basically about adapting portable models for block-level designs to portable models defined at the subsystem or system-level. This adaptation is usually based on manually defined (sub)system-level control restrictions and resources sharing restrictions. The goal is to define algorithms which do transformations of portable models so as the restrictions are automatically added or suggestions for the user are made. In our first experiments, we focus on building control restrictions based on the control logic drivers extracted from the subsystem-level design.
Limity Určovania Taxonómie v Metagenomike na Báze 16s rRNA
Vďaka pokročilým technológiam sekvenácie DNA a metagenomickým metódam, ktoré sa vyvíjali behom posledných 30 rokov, sme schopní v biologických vzorkách odhali baktérie nekultivovatežné v laboratórnych podmienkach. Typickým postupom pre určovanie bakteriálnej kompozície vzoriek je amplifikácia a sekvenácia regiónov génu 16S rRNA nasledovaná klasifikáciou v počítači. Aj napriek tomu, že sekvenácia génu 16S rRNA je vežmi rozšíreným prístupom, presná identifikácia baktérií na základe sekvencií 16S rRNA zostáva otvoreným problémom. Vo svojej prezentácii predstavím limity klasifikácie pomocou sekvencií variánt génu 16S rRNA a zameriam sa na potenciál využitia jeho intragenomickej variability pre spresnenie klasifikácie.
Large-scale Photoacoustic Tomography: A Trade-off Between Image Quality and Computational Cost
To obtain images of high resolution and quality, the employed acoustic simulation method needs to support a wide frequency spectrum and accurate models of both the sensors and the heterogeneous acoustic properties of the tissue. However, in particular simulating a broad frequency spectrum requires considerable computational resources and time and iterative image reconstruction methods run multiple of such simulations sequentially. To reconstruct an image of a human breast at a resolution of 0.2mm, the computations may take from a couple of days to several weeks to finish even on large CPU clusters. We compare the performance and computational cost of an iterative image reconstruction method using different computational grids supporting frequencies up to 0.31, 0.61 and 1.13 MHz corresponding to grid spacings of 0.8, 0.4 and 0.2 mm, respectively. We discuss current issues and plan and possible utilization of reconstruction using the lower resolutions for the medical screening.
Fourier resampling: the key component of multiresolution simulation
In a distributed simulation, there is a need for resampling of some quantities to enable subdomains with different spatial resolutions. The fact that the Pseudospectral method often uses very coarse resolution complicates the process of resampling. One of the possibilities to tackle this problem is to evaluate Fourier interpolant at desired points. In my presentation, I will explain, in some detail, basic concepts of Fourier resampling as well as possible optimizations from a performance point of view. In addition, I will show some preliminary results regarding hybrid multiresolution simulations.
k-Wave: Fourier pseudo-spectral methods on multi-GPU machine
The presentation will explore behavior of Fourier pseudo-spectral methods on multi-GPU machines. System architectures of multi-GPU nodes in modern clusters such as Sierra and Summit will be briefly explored first. The properties and their impact on our implementation of k-Wave will be quantified. Finally, future development of k-Wave for those architectures will be outlined.
Odhalování kybernetických útoků s využitím technik strojového učení
V poslednej dobe sa strojové učenie uplatňuje v čím ďalej väčšej miere. Jednou z oblastí použitia strojového učenia je detekcia malwaru v sieti. Väčšina malwaru komunikuje so serverom za účelom získania inštrukcii, ktoré má výkona, prípadne kvôli zberu odchytených dát. Pri tvorbe moderných malwarov sa pre saženie identifikácie riadiaceho servera používajú algoritmy pre generovanie domén (Domain generation algorithm - DGA). DGA algoritmy generujú vežké množstvo domén, na ktorých môže by server dostupný. Pokiaž je model vytvorený pomocou vhodne zvolených atribútov, je možné detekova malwar využívajúci DGA algoritmy pre komunikáciu v sieti.
Unroller: Discovering and Unrolling Routing Loops
Routing loops can seriously harm networks operation. Existing detection mechanisms, including mirroring packets, storing state on switches, or encoding the path onto packets, impose significant overheads on either the switches or the network. We present Unroller, a configurable solution that enables real-time identification of routing loops in the data plane with minimal overheads. This is achieved by embedding in the packet only a subset of the path taken. Although this can introduce errors, we show that Unroller can identify routing loops much more effectively than current state-of-the-art solutions on realistic topologies. Specifically, for any target false positive rate in the range 0.0001%-10%, Unroller requires at least 94% less network overhead (that is, bits added to packets) than existing methods.
Rychlejší metoda evoluce logických obvodů za použití sémantiky v CGP
V dnešní době jsou obvody značně komplexní a jejich návrh je proto složitý. Použitím evolučních algoritmů může programátor úlohu návrhu obvodů automatizovat, ale potřebný výpočetní čas neumožní generovat příliš velké obvody. Z tohoto důvodu je užitečné vytvářet nové evoluční metody, které mají lepší škálovatelnost. Jednou takovou metodou je dávková mutace v sémantickém kartézském genetickém programování (SCGP), na kterou se tato prezentace zaměřuje. Tato metoda umožňuje například evoluci nových násobiček 5×5b za dobu několika vteřin. Tohoto zrychlení oproti standardnímu CGP je dosaženo převodem evaluace kandidátních řešení do podoby porovnání vektorů. V prezentaci bude fungování metody detailně vysvětleno.
k-Dispatch a adaptivní plánování spouštění úloh
Spouštění vědeckých řetězců úloh na superpočítačích je uživatelsky velice náročná operace. Vyžaduje znalost výpočetního stroje, použitých kódů a jejich škálování. K efektivnímu spuštění úloh, kde je cílem například snížení ceny výpočtu nebo naopak minimalizace výpočetního času, je nutné monitorovat aktuální vytížení stroje a patřičně přizpůsobit spouštěcí parametry jednotlivých úloh dané situaci. k-Dispatch komunikuje s uživatelskými aplikacemi, umí spustit definované řetězce úloh, monitorovat je a v případě chyby restartovat dané úlohy. Platforma cílí na běžné uživatele bez programátorkých znalostí, kterým poskytuje HPC prostředky jako službu a snaží se optimalizovat spuštění jednotlivých úloh. Ve své prezentaci budu prezentovat prototyp platformy k-Dispatch a adaptivní plánování úloh.
Jump extraction and removal in a 2-dimensional pseudospectral scheme
Previously, we looked into a design of a correction scheme for wave propagation problems in a heterogeneous media, dealing with the emerging discontinuous solutions. The scheme has been since successfully implemented in a single spatial dimension. For us to cover more realistic simulations, we need to extend the method for multi-dimensional problems. In this presentation I will summarise my efforts towards modelling 2-dimensional problems, discussing the encountered issues and possible approaches of dealing with them.
Novinky v oblasti přibližného počítání a akcelerace neuronových sítí
V tomto semináři představím výsledky z ročního pobytu na TU Wien, který byl uskutečněn v rámci mobility VUT. Zapojil jsem se do výzkumu týmu prof. Shafique (ECS FI) zejména v oblasti přibližného počítání. V první části se zaměřím na řešení problému přiřazení přibližných komponent do operací HW aplikace, např. grafického filtru. S využitím technik strojového učení se podařilo zlepšit vlastnosti proti konvenčním přístupům. Článek pojednávající o této problematice byl publikován na konferenci DAC'19 (Core: A). V druhé části představím koncept přibližných neuronových sítí. V této oblasti jsme již měli v minulosti dvě publikace, ovšem při spolupráci ve Vídni jsme práci významně rozšířili o hledání kvalitních konfigurací akcelerátoru NN a tím dosáhli zajímavých výsledků. Ty jsme publikovali na konferenci ICCAD'19 (Core: A). V poslední části krátce představím výzkum v oblasti Capsule Neural Networks a zhodnotím práci v zahraničním týmu.
Metody strojového učení v analýze šifr. siového provozu a možnosti jejich
S narůstající potřebou šifrovat síový provoz se komplikuje možnost tento provoz analyzovat a monitorovat pro statistické či bezpečnostní účely. Není totiž možné provoz analyzovat přímým zpracováním aplikační vrstvy. Je však stále možné využít statistické informace o chování provozu v průběhu jeho toku, jako jsou např. mezipaketové mezery nebo délky paketů. S pomocí metod strojového učení lze pak sestavit klasifikátor, jenž je schopen rozpoznat typ provozu s vyžitím těchto statistických informací. Tyto přístupy jsou v současné době zaměřeny především na zpracování dříve zachycených dat. Pro analýzu v reálném čase na vysokorychlostních linkách se ukazuje potřeba HW akcelerace jednak pro získání potřebných stat. informací, a jednak pro samotnou klasifikaci. V prezentaci bude ukázána možnost akcelerace vybraných stat. parametrů síového provozu a dále budou rozebrány možnosti využití metod strojového učení, konkrétně neuronových sítí a rozhodovacích stromů, s ohledem na přesnost klasifikace, časové nároky na učení a zpracování, a složitost akcelerace.
Minimalizace násobkové složitosti kryptograficky zajímavých booleovských funkcí
Násobková složitost (multiplicative complexity), tedy minimální počet operací AND nutný pro implementaci nějaké funkce, indikuje její náchylnost k prolomení pomocí algebraických útoků. Současně s tím, implementace nelineární operace AND v relevantních aplikacích obvykle představuje výrazně větší zátěž než implementace lineárních operací jakými jsou NOT a XOR. Při návrhu kryptograficky zajímavých booleovských funkcí, jakými mohou být ohnuté, odolné nebo maskovací funkce, má proto význam snažit se počet operací AND omezit až na toto teoretické minimum, a to i za cenu výrazného zvýšení počtu jiných operací. Problematika násobkové složitosti je v současnosti prozkoumána pouze pro funkce s velmi malým počtem vstupů, a minimalizace funkcí dostatečně velkých pro použití kryptografii proto představuje vhodnou příležitost k aplikaci evolučních postupů.
Optimalizacia vyuzitia pamate FPGA ako kritickeho zdroja pri spracovani paketov
Jednou z kritickych casti vysokorychlostneho spracovania paketov v technologii FPGA je vyuzitie pamati. Pri pouziti internych blokovych pamati narazame pre velku cast aplikacii na nedostatok takychto pamati na cipe FPGA. Je preto potrebne pouzivat externe pamate, ktore sa na platforme s FPGA cipom mozu nachadzat. Pri spracovani paketov na vysokych rychlostiach (100 Gbps, 400 Gbps) je potrebne, s cielom udrzat plnu priepustnost, redukovat pocet pristupov do pamate. Okrem samotnej klasifikacie paketov, mozu pristup do pamate vyzadovat aj dalsie casti spracovania paketov, najma pocitadla paketov, pripadne bajtov, sluziace na monitorovacie ucely, realizaciu QoS, fakturaciu zakaznikov, a ine. Z pohladu pocitadiel paketov je pre celkovu priepustnost kriticka aj rychlost odozvy pamate, pripadne operacii nad nou. V prezentacii sa budem zaoberat prave optimalizaciou pristupov do pamate pre pocitadla paketov s cielom minimalizovat pocet pristupov do pamate a maximalizovat tak rychlost operacii na tymito pocitadlami, co nasledne vedie na maximalizaciu priepustnosti spracovania paketov.
Systémy odolné proti poruchám - metodika návrhu řadiče rekonfigurace
Odolnost proti poruchám je nezbytná u kritických systému a také těch, které nejsou dostupné údržbě jako např. vesmírné aplikace. Soustředím se na tyto systémy na FPGA. Ty jsou náchylné na SEU - poruchy konfigurační paměti. Ovšem je možné se z nich zotavit za pomoci rekonfigurace, která je řízena jejím řadičem. V rámci DP budu vyhodnocovat jednotlivé přístupy k návrhu takového řadiče. Jednou z důležitých vlastností je odolnost samotného řadiče.
Rychlé hledání vzorů v síovém provozu s využitím technik aproximate computing
Vyhledávání řetězců specifikovaných regulárními výrazy je hojně využívaná operace v mnohých oblastech síové bezpečnosti, nicméně je výpočetně velmi náročná a je nutné ji akcelerovat. K akceleraci jsou s úspěchem využívána FPGA, do kterých jsou mapovány různé hardwarové architektury. S narůstající rychlostí síových linek a zvětšující se sadou regulárních výrazů narůstá i spotřeba zdrojů FPGA. Pro výrazné snížení nároků na zdroje je možné využít techniky z oblasti aproximate computing za cenu občasné chybné detekce. Navržená hardwarová architektura provádí s využitím hash funkcí rychlé vyhledávání krátkých řetězců, které jsou specifické pro zvolenou sadu regulárních výrazů. Protože je vstupní provoz výrazně redukován, navazující přesné vyhledávání může být prováděno na výrazně nižší rychlosti pomocí CPU nebo s využitím pomalého automatu, který spotřebovává pouze malé množství hardwarových zdrojů.
Evoluční syntéza komplexních číslicových obvodů
Ukazuje se, že metody syntézy číslicových obvodů využívající evolučních algoritmů, zejména kartézského genetického programování pracujícího přímo nad reprezentací na úrovni hradel, jsou schopny produkovat implementace, které jsou v řadě případů mnohem efektivnější než implementace získané pomocí současných syntézních technik. Evoluční syntéza však byla doposud aplikována pouze na relativně malé benchmarkové obvody - jedním z důvodů je problém škálovatelnosti evaluace, který znemožňuje pracovat přímo s instancemi sestávajícími z milionů hradel. Cílem mé práce je navázat na předchozí výzkum a zabývat se možnostmi evoluční optimalizace složitých číslicových obvodů, které jsou typicky popsány hierarchicky pomocí HDL jazyků.
Ověřování korektní funkce HW komponent generovaných ze specifikace v jazyce P4
Relativně nový programovací jazyk P4 přidává potřebnou flexibilitu síovým zařízením. Pro nasazení P4 jazyka je nutné aby překladačem generované hardwarové komponenty neobsahovaly chyby. Pro účely funkční verifikace generovaných HW kompnent byl vytvořen generátor paketů od kterého si slibuji stejné pokrytí výsledného kódu pomocí menšího počtu paketů.
Metódy Určovania Taxonómie v Metagenomike na Báze 16s rRNA
Vďaka pokročilým technológiam sekvenácie DNA a metagenomickým metódam, ktoré sa vyvíjali behom posledných 30 rokov, sme schopní v biologických vzorkách odhali baktérie nekultivovatežné v laboratórnych podmienkach. Súčasní autori uvádzajú, že tieto baktérie predstavujú viac ako 99% existujúcich bakteriálnych druhov. Možnos ich detekcie sa preto považuje za vežmi významný pokrok v mikrobiológii. Objem a charakter dát produkovaných pri použití metagenomických metód ale kladie značné nároky na výpočtové prostriedky a vyžaduje použitie špecializovaných algoritmov. Hlavným ciežom môjho výskumu je návrh, implementácia a vyhodnotenie nového algoritmu na identifikáciu baktérií pomocou metagenomických dát typu 16s rRNA. V prezentácii sa zamerám na najväčšie nedostatky súčasných metód, predstavím spôsoby vyhodnotenia, ktoré sú špecificky zamerané na klasifikáciu baktérií a priblížim, ako sa snažím nedostatky súčasných metód odstráni.
Tvorba 3D obrazu z fotoakustických dat
Představím princip fotoakustického snímkováni a dvou odlišných metod tvorby výsledného diagnostického obrazu. V rámci projektu PAMMOTH se podílíme na tvorbě scanneru schopného zobrazit "v reálném čase" fotoakustický obraz. Krátce projdu co je již hotovo a co je potřeba implementovat než bude moci přistroj podstoupit testování. (Dle plánu by mělo začít v listopadu.) Na závěr představím plán modifikací použitých metod, od kterých si slibuji kratší dobu rekonstrukce obrazu, respektive vyšší kvalitu obrazu za stejný výpočetní čas.
Distributed Multiresolution Pseudospectral Method
The use of parallel distributed algorithms is critical for taking the full advantage of modern cluster-like supercomputer architectures for large-scale simulations. As media parameters may vary significantly in the simulation domain, it is also important to support different levels of resolution, tailored for each subdomain, which enable optimal performance and resources sparing. In this short talk, I will cover a motivation behind this approach, basic principles as well as some preliminary results.
|
Datum |
Přednášející |
|
3. května |
Iša, R., Kocnová, J., Husa, J., Wiglasz, M., Kešner, F., Grochol, D., Fukač, T. |
|
10. května |
Kekely, M. Kučera, J., Vrána, R., Wrona, J., Matoušek, D., Hyrš, M. |
|
17. května |
Kukliš, F., Bordovský, G., Kadlubiak, K., Jaroš, M., Budiský, J., Vaverka, F., Nikl, V. |
|
24. května |
Smatana, S., Sumbalová, L., Nevoral, J., Crha, A., imek, V., Tesař, R., Viktorin, J. |
|
31. května |
Bardonek, P., Pánek, R., Lojda, J., Krčma, M., Čekan, O., Podivínský, J., Szurman, K. |
Generování verifikačních stimulů
Ve své prezentaci shrnu dosažené výsledky v oblasti generování stimulů pro různé systémy a nastíním plán prací vedoucí k dokončení disertační práce.
Využití verifikace pro ověřování odolnosti proti poruchám v systémech založených na FPGA
V rámci prezentace budou představeny výsledky dosažené v průběhu řešení disertační práce na téma ověřování odolnosti proti poruchám v systémech založených na FPGA. V prezentaci bude představena také celková struktura samotné disertační práce.
PAIG Přepisování: logická syntéza polymorfních obvodů
Polymorfní obvody jsou speciální číslicové schopné realizovat dvě a více logických funkcí v závislosti na stavu okolního prostředí. Problémem takových obvodů je však jejich návrh. V prezentaci vám představím reprezentaci dvoufunkčních polymorfních obvodů ve struktuře zvané AIG a následně aplikaci přepisovací techniky, která slouží k optimalizaci výsledného obvodu.
TBA
TBA
Využití evolučních algoritmů pro návrh a optimalizaci síových aplikací
Ve své prezentaci představím hlavně vyčerpávající a usilovnou práci vedoucí k dokončení disertační práce. Dále se zmíním o nové připravované publikaci a dalších aktivitach.
Ambipolární tranzistory pro multifunkční obvodové prvky
Ambipolární chování pozorovatelné u moderních materiálů na bázi nano struktur či organických polymerů bylo zprvu považováno za pouhou zvláštnost bez možností praktického uplatnění. Ukazuje se však, že lze této vlastnosti s úspěchem využít pro realizaci tzv. multifunkčních spínacích prvků i složitějších obvodových komponent. V rámci prezentace budou představeny možnosti realizace takovýchto spínacích prvků, jejich vlastnosti a možnosti dalšího rozvoje tohoto konceptu.
Pokročilý paralelní kopulový algoritmus EDA
Zabývám se paralelními algoritmy EDA založenými na teorii kopulí a za využití migrace modelů. Podstatou migrace modelů je rozdělení celkové populace na několik subpopulací, mezi kterými dochází k občasné interakci (posílání pravděpodobnostního modelu). Tato modifikace zlepšuje konvergenci výpočtu ve srovnání se sekvenční verzí algoritmu. Kopule je prostředek statistického zpracování dat, umožňující u vícerozměrného rozdělení pravděpodobnosti oddělit výpočet marginálních rozdělení pravděpodobnosti od určení struktury vzájemných závislostí. V prezentaci stručně představím obě tyto myšlenky a výhody jejich spojení a ukážu své dosažené výsledky. V závěru se zmíním o strastech psaní dizertační práce.
Comparison of Different Approaches to GPU Programming Demonstrated on Particle Filter Implementation + Dizertation - Portable Stimulus update
Ever increasing the computational power of Graphical Processing Units demands to continuously improve the ways to exploit such a power. Not everybody wants to study aspects of parallel programming but still, want to be able to use the horsepower in the form of GPU he has at his disposal. The main focus of the article is to determine if one of the high-level approaches to programming GPU can keep up with the traditional programming languages designed specifically for the usage of GPU. For that purpose was selected an algorithm of particle filter applied on target tracking problem. This algorithm has much-needed parameters, that puts the traditional languages to a difficult position as there is a little space where could be used a full power of these languages with their various tools. Simulation provides data for particle filter and is used to get first results on comparison of approaches to GPU programming. The results show that high-level approach is better than the unoptimized version of a simulation created with traditional programming language but after optimizations, it gets behind. Particle filter implementation brought different results as the high-level approach delivered better acceleration than the traditional language even after it was optimized. Overall results show that under certain circumstances high-level approach can deliver better results.
Rýchla rekonštrukcia fotoakustických obrazov
Schopnos rekonštrukcie fotoakustických obrazov je dôležitá požiadavka pre štúdium mäkkých tkanív, alebo cievnych a lymfatických systémov vo vysokom rozlíšení, ale v malom priestore. Dnešné riešenie nie je dostatočne rýchle v porovnaní s rýchlosou skenovania. Chceli by sme preto predstavi rýchlejšie riešenie, ktoré by mohlo by použité v platforme LabVIEW ako dynamická knižnica pre reálne zobrazovanie mäkkých tkanív. Predstavené riešenie je viac ako 6-krát rýchlejšie, ako referenčné riešenie implementované v prostredí Matlab. Toto riešenie môže by lepšou alternatívou pre vedcov, ktorí skúmajú mäkké tkanivá fotoakustickým zobrazovaním.
OpenFlow paketové klasifikátory s různými kombinacemi typů paměti
S příchodem OpenFlow a SDN v paketové klasifikaci několikanásobně vzrostl počet dimenzí a přibyla nutnost rychlé aktualizace klasifikátoru. Současné alg. podporující rychlou aktualizaci nejsou paměově efektivní. Implementovaný algoritmus založený na lesu vrstvených B-stromů a extrakcí hashovatelných segmentů řádově zmenšuje velikost použité paměti na čipu FPGA za použití externí paměti HBM se zachováním rychlé aktualizace i klasifikace pro sady pravidel reálné struktury (ClassBench-ng generované). V rámci tohoto vývoje vznikl i algoritmus pro AVX2 pracující na podobném principu, který se integruje do Open vSwitch a knihovna grafové databáze pro práci s obvody.
Prezentaci tezí DP: Evoluční syntéza komplexních číslicových obvodů
Ukazuje se, že metody syntézy číslicových obvodů využívající evolučních algoritmů, zejména kartézského genetického programování pracujícího přímo nad reprezentací na úrovni hradel, jsou schopny produkovat implementace, které jsou v řadě případů mnohem efektivnější než implementace získané pomocí současných syntézních technik. Evoluční syntéza však byla doposud aplikována pouze na relativně malé benchmarkové obvody - jedním z důvodů je problém škálovatelnosti evaluace, který znemožňuje pracovat přímo s instancemi sestávajícími z milionů hradel. Cílem mé práce je navázat na předchozí výzkum a zabývat se možnostmi evoluční optimalizace složitých číslicových obvodů, které jsou typicky popsány hierarchicky pomocí HDL jazyků.
Prezentace tezí DP: Hardwarová akcelerace analýzy aplikačních protokolů
Vyhledávání řetězců specifikovaných regulárními výrazy je výpočetně náročná operace používaná v mnohých oblastech síové bezpečnosti. S narůstající rychlostí síových linek a zvětšující se sadou regulárních výrazů je nutné hardwarové architektury upravit. Technika multi-striding je široce používaná technika pro zvýšení rychlosti zpracování, nicméně vyžaduje velké množství zdrojů FPGA. Proto se tato práce zaměřuje na vytvoření nové hardwarové architektury pro pre-filtraci síového provozu. Navrhovaný pre-filter provádí s využitím hash funkcí rychlé vyhledávání krátkých řetězců, které jsou specifické pro zvolenou sadu regulárních výrazů. Protože pre-filter výrazně redukuje vstupní provoz, navazující přesné vyhledávání může být prováděno na výrazně nižší rychlosti pomocí CPU nebo s využitím pomalého automatu, který spotřebovává malé množství hardwarových zdrojů.
Prezentaci tezí DP: Distribuované fotoakustické snímkování
Fotoakustické snímkování má potenciál nahradit mamograf a snížit počet negativních biopsií v oboru včasné detekce a diagnostiky nádorů prsu. Pro vytvoření obrazu s jemným rozlišením pod 0,5 mm je potřeba zpracovat značné množství fotoakustických dat (desítky až stovky GB). Potlačení artefaktů ve výsledném obraze si žádá iterativní procházení vstupních dat. Poskytnutí výsledku v rozumném čase (2-3 dní) si vyžaduje výpočetní zdroje na úrovni superpočítačů. Vzhledem k ceně takových prostředků je potřeba zkontrolovat dopředu tyto data, v tomto případě pomoci obrazu vytvořeného na stroji se značně nižší výpočetní silou. Potřebné operace je nutné efektivně rozdělit mezi dostupné prostředky a redukovat množství vstupních dat, aby bylo možné poskytnout výsledek do 10 minut od zahájení snímkování. Je nutné, aby bylo možné z výsledného obrazu odhalit chyby procesu měření i přes provedené modifikace.
Prezentace tezí DP: Hardwarová akcelerace pro IDS systémy
Systémy IDS pro detekci nežádoucího síového provozu patří mezi jednu z významných technologií pro zajištění bezpečnosti komunikační infrastruktury. Z důvodu vysoké výpočetní náročnosti je však velmi obtížné splnit jejich výkonnostní požadavky a umožnit jejich nasazení ve vysokorychlostních sítích. Současné přístupy k akceleraci IDS jsou založeny na přesunu procesu vyhledávání regulárních výrazů do hardwarového akcelerátoru a převodu na architekturu v technologii FPGA. Takový přístup je však nevhodný, nebo často vyžaduje rekompilaci firmware FPGA při každé změně sady regulárních výrazů a dále nepodporuje pokročilé techniky detekce, jakými je TCP stream reassembling nebo další heuristické metody IDS, které nejsou přímo založeny na hledání regulárních výrazů. Předmětem mojí disertační práce je hledání alternativního řešení problému, které je založeného na charakteristických vlastnostech síového provozu. Na rozdíl od předchozích přístupů tento koncept neuvažuje přesun IDS do hardwarového akcelerátoru, ale využívá hardwarově akcelerovaného předzpracování (předfiltrace) části síového provozu, který s vysokou pravděpodobností nepředstavuje bezpečnostní hrozbu, čímž je umožněno efektivně soustředit dostupné výpočetní zdroje na analýzu pouze relevantní části síového provozu a dosáhnout urychlení.
Prezentaci tezí DP: Simulácia šírenia ultrazvuku v kostiach
Ultrazvuk nachádza široké uplatnenie v mnohých vedných disciplínach. Predeovšetkým však v medicíne, kde patrí medzi štandardné zobrazovacie metódy. Nedávny posun v oblasti biomedického ultrazvuku prináša nové možnosti využitia, ako napríklad neinvazívna ultrazvuková operačná metóda zvaná HIFU alebo cielená aplikácia liečiv v mozgu. Obe tieto metódy sa spoliehajú na presnú simuláciu šírenia mechanického vlnenia v komplexných materiáloch. Vzhžadom na zložitos výpočtov a vežkosti simulačných domén je nutné vykonáva tieto simulácie na HPC infraštruktúrach, aby bolo možné obdrža výsledok v prijatežnom čase. To však prináša so sebou mnohé problémy, ktoré je nutné prekona. Prezentácia bude zameraná na detailnejší opis spomínaných problémov ako aj návrh spôsobov riešenia a krátke zhrnutie už implementovaných častí.
Prezentace tezí DP: Analýza síového provozu
S narůstajícím podílem šifrovaného provozu je důležité mít k dispozici nástroje k analýze a klasifikaci šifrovaných dat. ifrovaná data jsou obvykle analyzována statisticky, jelikož nelze aplikovat metody Deep Packet Inspection nebo vyhledávání vzorů. Statistické informace lze analyzovat metodami strojového učení a tyto metody použít ke klasifikaci síového provozu. Tyto přístupy jsou však navrženy především k off-line analýze, tedy k práci na dříve zachycených datech. Pro analýzu v reálném čase je nutné urychlit sběr statistických informací, abychom mohli zpracovat provoz v sítích s vysokou propustností linky. Urychlením extrakce statistických informací dosáhneme možnosti zpracovat tyto informace v reálném čase a budeme tak schopni je předat klasifikátoru bez nutnosti dlouhodobého uložení. Akcelerované řešení navíc otevře možnosti integrace do SoC technologie.
Prezentaci tezí DP: Metódy Určovania Taxonómie v Metagenomike na Báze 16s rRNA
Vďaka pokročilým technológiam sekvenácie DNA a metagenomickým metódam, ktoré sa vyvíjali behom posledných 30 rokov, sme schopní v biologických vzorkách odhali baktérie nekultivovatežné v laboratórnych podmienkach.Súčasní autori uvádzajú, že tieto baktérie predstavujú viac ako 99% existujúcich bakteriálnych druhov. Možnos ich detekcie sa preto považuje za vežmi významný pokrok v mikrobiológii. Objem a charakter dát produkovaných pri použití metagenomických metód ale kladie značné nároky na výpočtové prostriedky a vyžaduje použitie špecializovaných algoritmov. Hlavným ciežom môjho výskumu je návrh, implementácia a vyhodnotenie nového algoritmu na identifikáciu baktérií pomocou metagenomických dát typu 16s rRNA. Moja doterajšia práca sa sústredila hlavne na rešerš súčasných metód, analýzu ich vlastností a návrh novej metódy. Navrhnutá metóda bola z časti implementovaná a vyhodnotená. Výsledky jej vyhodnotenia mi pomohli ukáza možnosti zlepšenia navrhovaného riešenia a urči budúce pokračovanie projektu.
Prezentaci tezí DP: Ověřování korektní funkce HW komponent generovaných ze specifikace v jazyce P4
Relativně nový programovací jazyk P4 přidává potřebnou flexibilitu síovým zařízením. Síová zařízení již nebudou jen pro standardní síové protokoly a každý nový protokol nebude muset čekat dlouhou dobu na svoji standardizaci, ale programátor jednoduše protokol přidá do již existujícího P4 programu.
Jednotlivé zařízení vyrábějí různí výrobci a volí různé přístupy pro vytváření jejich architektury, to způsobí nemožnost vytvoření jednoho univerzálního P4 překladače. Pro masivní nasazení P4 jazyka je nutné aby hardwarové komponenty a jednotlivé překladače neobsahovaly chyby. Proto se tato práce zaměřuje na ověření korektnosti překladu P4 programu do daného P4 zařízení.
Prezentace možností platformy i.MX
V rámci prezentace budou představeny platformy založené na rodině procesorů i.MX od společnosti NXP Semiconductors Czech Republic. Pozornost bude věnována zejména hardwarovým vlastnostem, z to plynoucím benefitům a možnostem použití procesorů z rodin i.MX6 a i.MX8. Rovnež bude diskutována softwarová podpora OS Linux, Android a FreeRTOS k vývojovým kitům i.MX. V závěrečné části prezentaci si představíme možnosti vývoje uživatelských aplikací k podporovaným operačním systémům.
Schůze UPSY
Informace o projektech, publikování, činnostech na UPSY.
Vyhodnocení optimalizovaných hardwarových architektur pro vyhledávání řetězců popsaných regulárními výrazy
Na semináři budu prezentovat výsledky publikované na konferenci ANCS (Architectures for Networking and Communications Systems). Jedná se o experimentální a analytické vyhodnocení optimalizovaných hardwarových architektur pro vyhledávání řetězců popsaných regulárními výrazy. Navržené architektury se zaměřují na současné dosažení vysoké propustnosti a redukci velikosti přechodové tabulky. Budou zmíněny možnosti použití dalších technik pro eliminaci nežádoucích vlastností použitých architektur.
Automatický návrh systémů odolných proti poruchám: Dílčí komponenty
Vyšší úroveň integrace umožňuje implementovat stále složitější systémy, ale zároveň zvyšuje riziko vzniku poruchy. Riziko je možno minimalizovat použitím technik odolnosti proti poruchám a maskováním poruch. Vyšší složitost ale komplikuje vývoj takových systémů, který se do značné míry opírá o zkušenosti návrháře. Cílem našeho výzkumu je navrhnout metodu automatické konverze systémů neodolných na systémy odolné proti poruchám, která by uměla pracovat nad téměř libovolným formátem popisu. Prezentace bude věnována dvěma podstatným komponentám výzkumu automatizace návrhu systémů odolných proti poruchám: 1) vkládání redundance a 2) akceleraci vyhodnocení výsledků. Stěžejní částí bude prezentace výsledků získaných během posledního roku výzkumu.
Evoluční algoritmy pro přibližné počítání
Ve své prezentaci se budu zabývat využitím kooperativní koevoluce v návrhu aproximací. Řešený systém lze rozdělit na více částí a jednotlivé moduly evolvovat souběžně pomocí koevoluce, čímž lze dosáhnout lepších výsledků, než pokud jsou jednotlivé moduly evolvovány odděleně. Konkrétně se zaměřím na využití v algoritmu výpočtu histogramu orientovaných gradientů a v klasifikaci číslic.
Vyhodnocení optimalizovaných hardwarových architektur pro vyhledávání řetězců popsaných regulárními výrazy
Na semináři budu prezentovat výsledky publikované na konferenci ANCS (Architectures for Networking and Communications Systems). Jedná se o experimentální a analytické vyhodnocení optimalizovaných hardwarových architektur pro vyhledávání řetězců popsaných regulárními výrazy. Navržené architektury se zaměřují na současné dosažení vysoké propustnosti a redukci velikosti přechodové tabulky. Budou zmíněny možnosti použití dalších technik pro eliminaci nežádoucích vlastností použitých architektur.
Automatický návrh systémů odolných proti poruchám: Dílčí komponenty
Vyšší úroveň integrace umožňuje implementovat stále složitější systémy, ale zároveň zvyšuje riziko vzniku poruchy. Riziko je možno minimalizovat použitím technik odolnosti proti poruchám a maskováním poruch. Vyšší složitost ale komplikuje vývoj takových systémů, který se do značné míry opírá o zkušenosti návrháře. Cílem našeho výzkumu je navrhnout metodu automatické konverze systémů neodolných na systémy odolné proti poruchám, která by uměla pracovat nad téměř libovolným formátem popisu. Prezentace bude věnována dvěma podstatným komponentám výzkumu automatizace návrhu systémů odolných proti poruchám: 1) vkládání redundance a 2) akceleraci vyhodnocení výsledků. Stěžejní částí bude prezentace výsledků získaných během posledního roku výzkumu.
Evoluční algoritmy pro přibližné počítání
Ve své prezentaci se budu zabývat využitím kooperativní koevoluce v návrhu aproximací. Řešený systém lze rozdělit na více částí a jednotlivé moduly evolvovat souběžně pomocí koevoluce, čímž lze dosáhnout lepších výsledků, než pokud jsou jednotlivé moduly evolvovány odděleně. Konkrétně se zaměřím na využití v algoritmu výpočtu histogramu orientovaných gradientů a v klasifikaci číslic
Recovery of Discontinuous Solutions in Propagation Problems
When designing a correction scheme, it is important to be able to reconstruct the discontinuous solution so that the discontinuity can be handled properly. This can be tricky, especially if only a discretized field is available. In this presentation, we will look at two options in the context of wave propagation problems in a heterogeneous media, as considered in my dissertation thesis.
Analýza síového provozu, útoků a korelace IP adres
Ve své prezentaci budu mluvit o návrhu a optimalizaci metod pro vyhledávání podobností v metadatech o síovém provozu. Zmíním také distribuovaný systém pro sběr a analýza záznamů o IP tocích s nízkou režií. Dále se ale zaměřím na svou aktuální práci, která se týká analýzy a korelace síových útoků, záznamů v blacklistech a podezřelých IP adres s cílem detekce botnetů nebo jiných nežádoucích skupinových aktivit.
Hardwarová akcelerace extrakce parametrů pro detekci a analýzu šifr. provozu
Podíl šifrovaného síového provozu stále narůstá. Tento fakt komplikuje případnou klasifikaci a analýzu pro statistické či bezpečnostní účely, jelikož není možné analyzovat obsah dat. Musíme se tedy spoléhat hlavně na statistické informace. Ty je možné snadno zpracovávat i metodami strojového učení. Abychom takové informace mohli využít na vysokorychlostních sítích a pro klasifikaci v reálném čase, musíme být schopni tyto parametry rychle zpracovat. V prezentaci bude popsáno, jaké parametry můžeme využít pro analýzu, a jak dlouho trvá jejich zpracování na paketové úrovni. Na základě této analýzy pak bude nastíněna možná akcelerace extrakce těchto parametrů v hardware s ohledem na jejich budoucí strojové zpracování.
HotSpot Wizard a Aminokyselinové sítě
Proteiny jsou stavebním kamenem všech živých organismů a plní mnoho různých funkcí. Jsou to řetězce aminokyselin, jejichž třídimenzionální struktura i funkce závisí právě na pořadí aminkyselin. Proteinové inženýrství je obor, který se snaží proteiny vylepšit, dosáhnout lepších vlastností, například vytvářet proteiny stabilnější či aktivnější. K tomuto účelu se prováději mutace, tedy záměny jednotlivých aminokyselin v proteinu za jiné tak, aby protein měl požadované lepší vlastnosti a zároveň neztratil vlastnosti stávající, například se nestal zcela nestabilním a neztratil svou strukturu. Najít vhodná místa pro mutace a vhodnou aminokyselinu k substituci není jednoduchý úkol. V první časti prezentace bych ráda představila nástroj HotSpot Wizard, který slouží právě k hledání vhodných míst k mutacím v proteinech a zároveň je v něm možné vypočítat stabilitu navržených substitucí. Dále představím aminokyselinové sítě, což je reprezentace proteinové struktury pomocí grafu. S využitím aminokyselinových sítí můžeme redikovat, které aminokyseliny jsou pro protein kritické a tedy by neměly být mutovány, abychom protein nepoškodily a rovněž nám tedy mohou pomoci při vytváření lepších proteinů.
Monitorování vysokorychlostních sítí
Množství uživatelů Internetu neustále přibývá a s nimi vzrůstají i požadavky na rychlost internetových sítí, jejich spolehlivost a bezpečnost. Pro zajištění spolehlivosti a především bezpečnosti je důležitým nástrojem monitorování síového provozu. Klasifikace paketů je výpočetně náročná, s narůstající rychlostí sítí je výkon konvenčních počítačů nedostačující, případně je spotřeba elektrické energie vysoká. V těchto ohledech se velice osvědčila FPGA, které umožňují vytvořit malé embedded zařízení s nízkou spotřebou a dostatečným výkonem. Několik těchto zařízení pro monitorování 1G sítí vniklo na naší fakultě v rámci projektů MV. V této prezentaci bude představena nově vzniklá platforma pro pracování provozu na 10G (případně až 40G) sítích. Platforma na jediné desce kombinuje výkon FPGA Altera/Intel a síového procesoru NXP. Tato kombinace umožňuje v FPGA provádět předzpracování síového provozu a na procesor NXP předávat jen malou část paketů, které budou dále (přesněji) analyzovány. Jednou z metod klasifikace paketů je vyhledávání vzorů specifikovaných regulárními výrazy, které se úspěšně implementuje v FPGA. Pro zvyšující se rychlosti linek, které je nutné zpracovávat, je však nárůst množství spotřebovaných zdrojů enormní. S využitím nové platformy je možné v FPGA provádět jen přibližné vyhledávání, které je upřesňováno na procesoru, a tedy zvolit si kompromis mezi množstvím zdrojů FPGA a procesoru NXP.
Hardwarová akcelerace extrakce parametrů pro detekci a analýzu šifr. provozu
Podíl šifrovaného síového provozu stále narůstá. Tento fakt komplikuje případnou klasifikaci a analýzu pro statistické či bezpečnostní účely, jelikož není možné analyzovat obsah dat. Musíme se tedy spoléhat hlavně na statistické informace. Ty je možné snadno zpracovávat i metodami strojového učení. Abychom takové informace mohli využít na vysokorychlostních sítích a pro klasifikaci v reálném čase, musíme být schopni tyto parametry rychle zpracovat. V prezentaci bude popsáno, jaké parametry můžeme využít pro analýzu, a jak dlouho trvá jejich zpracování na paketové úrovni. Na základě této analýzy pak bude nastíněna možná akcelerace extrakce těchto parametrů v hardware s ohledem na jejich budoucí strojové zpracování.
HotSpot Wizard a Aminokyselinové sítě
Proteiny jsou stavebním kamenem všech živých organismů a plní mnoho různých funkcí. Jsou to řetězce aminokyselin, jejichž třídimenzionální struktura i funkce závisí právě na pořadí aminkyselin. Proteinové inženýrství je obor, který se snaží proteiny vylepšit, dosáhnout lepších vlastností, například vytvářet proteiny stabilnější či aktivnější. K tomuto účelu se prováději mutace, tedy záměny jednotlivých aminokyselin v proteinu za jiné tak, aby protein měl požadované lepší vlastnosti a zároveň neztratil vlastnosti stávající, například se nestal zcela nestabilním a neztratil svou strukturu. Najít vhodná místa pro mutace a vhodnou aminokyselinu k substituci není jednoduchý úkol. V první časti prezentace bych ráda představila nástroj HotSpot Wizard, který slouží právě k hledání vhodných míst k mutacím v proteinech a zároveň je v něm možné vypočítat stabilitu navržených substitucí. Dále představím aminokyselinové sítě, což je reprezentace proteinové struktury pomocí grafu. S využitím aminokyselinových sítí můžeme redikovat, které aminokyseliny jsou pro protein kritické a tedy by neměly být mutovány, abychom protein nepoškodily a rovněž nám tedy mohou pomoci při vytváření lepších proteinů.
Monitorování vysokorychlostních sítí
Množství uživatelů Internetu neustále přibývá a s nimi vzrůstají i požadavky na rychlost internetových sítí, jejich spolehlivost a bezpečnost. Pro zajištění spolehlivosti a především bezpečnosti je důležitým nástrojem monitorování síového provozu. Klasifikace paketů je výpočetně náročná, s narůstající rychlostí sítí je výkon konvenčních počítačů nedostačující, případně je spotřeba elektrické energie vysoká. V těchto ohledech se velice osvědčila FPGA, které umožňují vytvořit malé embedded zařízení s nízkou spotřebou a dostatečným výkonem. Několik těchto zařízení pro monitorování 1G sítí vniklo na naší fakultě v rámci projektů MV. V této prezentaci bude představena nově vzniklá platforma pro pracování provozu na 10G (případně až 40G) sítích. Platforma na jediné desce kombinuje výkon FPGA Altera/Intel a síového procesoru NXP. Tato kombinace umožňuje v FPGA provádět předzpracování síového provozu a na procesor NXP předávat jen malou část paketů, které budou dále (přesněji) analyzovány. Jednou z metod klasifikace paketů je vyhledávání vzorů specifikovaných regulárními výrazy, které se úspěšně implementuje v FPGA. Pro zvyšující se rychlosti linek, které je nutné zpracovávat, je však nárůst množství spotřebovaných zdrojů enormní. S využitím nové platformy je možné v FPGA provádět jen přibližné vyhledávání, které je upřesňováno na procesoru, a tedy zvolit si kompromis mezi množstvím zdrojů FPGA a procesoru NXP.
Accelerating Data Science at the Edge Using FPGAs
Data Science has matured over the past few years with novel applications in diverse areas including health, energy, autonomous x, etc. Many of these are cyber physical social systems with strict requirements of latency, throughput and energy efficiency. With recent dramatic advances in FPGAs, these devices are being used along with multi-core and emerging memory technologies to realize advanced platforms to accelerate variety of complex applications. This talk will review our work in the Data Science Lab at USC (dslab.usc.edu) and the promise of reconfigurable computing (fpga.usc.edu) leading up to current trends in accelerators for data science. We will illustrate FPGA-based parallel architectures and algorithms for a variety of data analytics kernels in streaming graph processing and machine learning for "edge" processing. While demonstrating algorithm-architecture co-design methodology to realize high performance accelerators for graphs and ML, we demonstrate the role of modeling and algorithmic optimizations to develop highly efficient IP cores. For graph embedding, we develop a novel computationally efficient technique using graph sampling and demonstrate scalable performance. For CNN inferencing, we develop parallel frequency domain convolution algorithms and data layouts to realize high throughput and energy efficient designs using FPGAs. We conclude by identifying opportunities and challenges in exploiting emerging heterogeneous architectures composed of multi-core processors, FPGAs, GPUs and coherent memory.
BIO
Viktor K. Prasanna is Charles Lee Powell Chair in Engineering in the Ming Hsieh Department of Electrical Engineering and Professor of Computer Science at the University of Southern California. He is the director of the Center for Energy Informatics at USC and leads the FPGA (fpga.usc.edu) and Data Science Labs. His research interests include parallel and distributed computing, accelerator design, reconfigurable architectures and algorithms and high performance computing. He served as the Editor-in-Chief of the IEEE Transactions on Computers during 2003-06 and is currently the Editor-in-Chief of the Journal of Parallel and Distributed Computing. Prasanna was the founding Chair of the IEEE Computer Society Technical Committee on Parallel Processing. He is hthe Steering Co-chair of the IEEE International Parallel and Distributed Processing Symposium and the Steering Chair of the IEEE International Conference on High Performance Computing. His work has received best paper awards at leading forums in parallel computing, HPC and FPGAs, including Computing Frontiers, International Parallel and Distributed Processing Symposium, ACM International Symposium on FPGAs, among others. He is a Fellow of the IEEE, the ACM and the American Association for Advancement of Science (AAAS). He is a recipient of 2009 Outstanding Engineering Alumnus Award from the Pennsylvania State University. He received the 2015 W. Wallace McDowellArtificial Intelligence Applied fors the Real-World Systems
Artificial intelligence (AI) has in recent years taken off. In contrast to earlier promising AI periods, this time not only academic researchers are involved but also a number of large companies including Facebook and Google. At the same time, several leading persons like Bill Gates and Ellon Musk have raised possible worries about the technology which now seems to taking off.
This talk will give a brief intro to the AI field represented by biologically inspired computing and give some examples of how we have applied it at University of Oslo in several applications including robotics, health and care services and others. An introduction to our work in teaching and research using reconfigurable logic will also be included. The AI schemes are not limited to only improving software but can also be used to design and adapt hardware and the mechanics of robots. Possible risks of developing such technology would also be addressed.
BIO
Jim Torresen received his M.Sc. and Dr.ing. (Ph.D) degrees in computer architecture and design from the Norwegian University of Science and Technology, University of Trondheim in 1991 and 1996, respectively. He has been employed as a senior hardware designer at NERA Telecommunications (1996-1998) and at Navia Aviation (1998-1999). Since 1999, he has been a professor at the Department of Informatics at the University of Oslo (associate professor 1999-2005). Jim Torresen has been a visiting researcher at Kyoto University, Japan for one year (1993-1994), four months at Electrotechnical laboratory, Tsukuba, Japan (1997 and 2000) and a visiting professor at Cornell University, USA for one year (2010-2011). His research interests at the moment include bio-inspired computing, machine learning, reconfigurable hardware, robotics and applying this to complex real-world applications. Several novel methods have been proposed. He has published approximately 150 scientific papers in international journals, books and conference proceedings. 10 tutorials and several invited talks have been given at international conferences. He is in the program committee of more than ten different international conferences, associate editor of three international scientific journals as well as a regular reviewer of a number of other international journals. He has also acted as an evaluator for proposals in EU FP7 and Horizon2020 and is currently project manager/principle investigator in four projects funded by the Research Council of Norway. More information and a list of publications can be found here: http://www.ifi.uio.no/~jimtoerArchitektura klasifikace paketů pro vysoko-rychlostní sítě s ohledem na pamě
Klasifkácia paketov je dôležitá operácia pro velké množstvo rôznych sieových úloh - od prepínania alebo smerovania až po monitorovanie a bezpečnos. Všeobecne musia by využité akcelerované architektúry implementujúce klasifikáciu aby se dosiahlo požadovaných priepustností na vysoko-rychlostných síeach. Vo svojej prezentácii predstavím návrh novej hardwarovej architektúry pre exaktnú klasifikáciu niekožkých paketov v jednom hodinovom cykle založenú na hašovaní, ktorá redukuje potrebné pamäové požiadavky. Základná myšlienka je postavená na fakte, že moderné FPGA obsahujú stovky základných pamäových buniek typu BlockRAM, ku ktorým je možné pristupova nezávisle. Namerané výsledky ukazujú, že navrhnutý prístup efektívne využíva pamä a škáluje vežmi dobre so zvyšujúcou sa kapacitov. Navrhnutá architektúra je napríklad schopná dosiahnu priepustnosti 2Tb/s a efektívnej kapacity vyše 40 000 pravidiel pre IPv4 toky za cenu len 366 BlockRAM a okolo 57 000 LUT. Obsah prezentácie bol prezentovaný na na konferencii DSD2018.
Metodika návrhu řadiče rekonfigurace pro systémy odolné proti poruchám
Využité SRAM-FPGA ve zvláště nepříznivých podmínkách má řadu úskalí. Hlavním problémem jsou SEU poruchy, které postihují konfigurační pamě a tím mohou způsobit selhání celého systému. Pro zotavení se z nich je výhodné využít schopnost FPGA, částečnou dynamickou rekonfiguraci. Pro ni je klíčovou komponentou její řadič, který musí zajistit vše potřebné. Avšak existuje řada způsobů pro jeho implementaci, které je potřeba vyhodnotit. Budu diskutovat závislost procentuální doby běhu systému bez selhání na době rekonfigurace a střední době mezi výskyty poruch, kterou jsme vyhodnotili pomocí simulace a také další směřování výzkumu.
Platforma pro spouštění a monitorování náročných řetězců úloh
Spouštění vědeckých řetězců úloh na superpočítačích je uživatelsky velice náročná operace. Vyžaduje znalost výpočetního stroje, použitých kódů a jejich škálování. K efektivnímu spuštění úloh, kde je cílem například snížení ceny výpočtu nebo naopak minimalizace výpočetního času, je nutné monitorovat aktuální vytížení stroje a patřičně přizpůsobit spouštěcí parametry jednotlivých úloh dané situaci. Ve své prezentaci budu prezentovat prototyp platformy, která komunikuje s uživatelskými aplikacemi, umí spustit definované řetězce úloh, monitorovat je a v případě chyby restartovat dané úlohy. Platforma cílí na běžné uživatele a momentálně bude využívat pouze předdefinovaných řetězců úloh, u kterých se bude cílem zefektivnit jejich spouštění. Modulární návrh platformy však umožňuje např. rozšíření o uživatelsky definované řetězce úloh.
Představení studenta 1. ročníku
Akcelerace systémů IDS pro vysokorychlostní sítě využívající koncept SDM
Systémy IDS patří mezi jednu z významných technologií pro zajištění bezpečnosti komunikační infrastruktury. Z důvodu vysoké výpočetní náročnosti je však velmi obtížné splnit jejich výkonnostní požadavky a umožnit jejich nasazení ve vysokorychlostních sítích. V rámci svého vystoupení na semináři UPSY představím přístup, který se zaměřuje na akceleraci činnosti IDS pomocí informovaného selektivního zahazování příchozích paketů, čímž umožňuje efektivně soustředit dostupné výpočetní zdroje systému na analýzu pouze relevantní části síového provozu. Tuto práci jsem v průběhu léta prezentoval na konferenci ANCS (Symposium on Architectures for Networking and Communications Systems) a před dvěma týdny také na konferenci ICCD (International Conference on Computer Design). Na rozdíl od předchozích přístupů tento koncept neuvažuje přesun celého IDS systému ani žádné jeho části do hardwarového akcelerátoru, využívá naopak softwarového nebo hardwarově akcelerovaného předzpracování (předfiltrace) části síového provozu, který s vysokou pravděpodobností nepředstavuje bezpečnostní hrozbu. Při zpracování vysokorychlostního provozu dosahuje tento vytvořený systém vysoké kvality detekce a současně umožňuje zachování potřebné flexibility IDS.
Srovnání metod genetického programování při tvorbě kryptograficky zajímavých boolovských funkcí
Zvyšující se nároky na kryptografickou bezpečnost elektronické komunikace vyžadují neustálé vylepšování šifrovacích metod. Jednou z nich jsou proudové šifry, které komunikaci zabezpečují pseudonáhodným klíčem generovaným pomocí LFSR. Tato metoda je velmi rychlá a HW nenáročná, ale aby byla i bezpečná, musí být vztah mezi vnitřním stavem generátoru a generovaným klíčem zakryt pomocí kryptograficky silné boolovské funkce. Jaké nároky jsou na ni kladeny závisí na tom před kterými útoky musí funkce poskytovat ochranu. Historicky nejúspěšnější metodou evolučního návrhu těchto funkcí je genetické programování. V prezentaci představím srovnání metod Stromového, Kartézského a Lineárního genetického programování při tvorbě kryptograficky zajímavých boolovských funkcí s různými nároky.
Hardware Support for Resource-Efficient Execution of Virtualized Network Functions
TUM's Chair of Integrated Systems has a decade-long experience in building Systems-on-Chip for networking and other application domains. In this talk, I will give a brief overview of our previous projects in the networking domain (FlexPath, 100-GET, ...) and will then move on to present our current research activities targeting the resource-efficient execution of virtualized network functions. By moving network functions (e.g., routing, intrusion-detection, VPN) from specialized hardware appliances to software, multiple network functions can be scheduled on the same server to increase resource utilization. However, the large spread in per-packet processing complexity combined with bursty data center traffic patterns result in high processing demand variations on milli- and microsecond timescales. To perform an efficient provisioning of hardware resources for such variable workloads while still maintaining Quality-of-Service, I will present our work on a hardware-supported Load Management Layer for Network Function Virtualization. The Load Management Layer (LML) is integrated in the network adapter and redirects network traffic to neighboring servers if local resources become overloaded. By combining several LML-enabled servers in a cluster, our simulations show that resource savings due to sharing effects can become as high as 24%. In contrast to conventional load balancers, the LML is closely coupled with each local server and thus benefits from time-accurate insight into the current resource load. Finally, I will conclude my presentation with a brief introduction of our open-source FPGA-based network tester, which we are using to assess the implementation of our research concepts.
- Petr Bardonek, Filip Kukliš, Michal Orsák, Tomáš Pelka, Stanislav Smatana
|
Datum |
Přednášející |
|
27. dubna |
Smatana S., Kocnová J., Hyrš M. |
|
4. května |
Bordovský G., Kadlubiak K., Budiský J., Čudová M., Vaverka F., Nikl V. |
|
11. května |
Fukač T., Kekely M., Kučera J., Vrána R., Wrona J., Iša, R. |
|
18. května |
umbalová L., Viktorin J., Bartoš V., Matoušek J., Matoušek, D. |
|
25. května |
Nevoral J., Crha A., imek V., Tesař R., Dvořák M., Wiglasz, M. |
|
1. června |
Husa J., Grochol D., Kešner F., Mrázek V., Slaný K. |
|
8. června |
Pánek R., Lojda J., Krčma M., Čekan O., Podivínský J., Szurman K. |
Projekt TETRAMAX
TETRAMAX je H2020 projekt, ktorého ciežom je podporova inováciu produktov a služieb v EU priemysle, hlavne v malých a stredných podnikoch, s využitím aplikačne-špecifických digitálnych technológií (www.tetramax.eu).
Na prednáške sa dozviete o princípoch cascaded funding v H2020 ako aj o iniciatívach Smart Anything Everywhere (SAE) a ICT Innovation for Manufacturing SMEs (I4MS). Tieto iniciatívy cez projekty ako je práve TETRAMAX poskytujú asistenčné a sprostredkovatežské služby pre transfer digitálnych technológií ako aj poskytujú financovanie medzinárodných experimentov pre transfer technológií (TTX) na základe otvorených verejných výziev. Dané výzvy sú administratívne oveža menej náročné a oveža viac flexibilné ako tradičné projekty z národných (napr. TA ČR) či medzinárodných (napr. H2020) zdrojov. Každý TTX projekt má obyčajne jedného priemyselného a jedného akademického partnera, preto je prednáška zaujímavá ako pre priemyselnú, tak pre akademickú sféru.
Zajištění flexibility a vysokého výpočetního výkonu při zpracování síového provozu
S nárůstem kapacity síových linek se výrazně zvyšují i nároky na zpracování síového provozu. Protože frekvence technologií FPGA i ASIC je omezená a narůstá v čase jen velmi pomalu, počet cyklů na zpracování jednoho paketu s rychlostí síových linek postupně klesá. Při rychlosti 100 Gb/s je nutné zpracovat na frekvenci 200 MHz v každém hodinovém cyklu jeden paket a při škálování propustnosti na 400 Gb/s nebo 1 Tb/s je nutné již zpracovat v jednom cyklu několik paketů najednou, což vyžaduje nové koncepty hardwarové akcelerace. V rámci prezentace budou představeny architektury zajišující zpracování síového provozu na rychlosti 100 Gb/s a nastíněny možnosti škálování propustnosti ke 400 Gb/s a 1 Tb/s s ohledem na úsporu hardwarových zdrojů. Současně budou ukázány možnosti jazyka P4 pro rychlé prototypování hardwarové akcelerace v technologii FPGA, což nabízí pro datová centra spojení flexibility s vysokým výpočetním výkonem. Na závěr prezentace bude ukázáno krátké srovnání vlastností FPGA od společností Xilinx a Intel a budou představeny aktuálně řešené projekty a nově vyvinuté hardwarové platformy.
Diagnostika prsou za použití fotoakustické tomografie
Dnešní vyšetření prsou, mamografie, vede k falešně pozitivním nebo neprůkazným výsledkům. Přes 50% žen během 10ti let, pěti vyšetření, má alespoň jeden falešně pozitivní nález a absolvuje dodatečná vyšetření nebo zbytečnou léčbu. Projekt H2020 PAMMOTH si klade za cíl vytvořit diagnostický přístroj, který poskytne lepší obraz tkáně, včetně zobrazení krevního řečiště. Během prezentace bude naznačen princip fotoakustické tomografie(PAT) a potřebné modifikace toolboxu k-Wave pro efektivní výpočet PAT na distribuovaných systémech. Závěrem bude prezentován systém pro sběr a předzpracování dat z PAMMOTH senzorů, kterému se plánuji věnovat v nadcházejících měsících.
Evoluční syntéza komplexních číslicových obvodů
Ve své prezentaci se budu věnovat aktuálnímu stavu a výsledkům mé dizertační práce, ve které řeším využití řezů a CGP za účelem optimalizace rozsáhlých kombinačních obvodů.
Evolučný návrh priestorovej dekompozície simulačnej domény
V úvodnej časti objasním ako zapadá evolučný návrh priestorovej dekompozície do kontextu simulácie šírenia ultrazvuku v žudskom tele. Následne sa budem venova samotnému evolučnému návrhu. Konkrétne formátu genotypu, prechodu od genotypu k fenotypu, výhodám a nevýhodám daného prístupu ako aj doposiaž nameraným výsledkom.
Ověřování korektní funkce HW komponent generovaných ze specifikace v jazyce P4
V prezentaci představím téma své dizertační práce, která se zabývá automatizací funkční verifikace obvodů vygenerovaných překladačem jazyka P4. Prezentace je konkrétně zaměřena na funkčí verifikaci komponenty, která slouží pro parsování vstupních paketů. Představím navržený paketový generátor řízený na základě programu napsaném v jazyce P4. V závěru nastíním plány na využití genetických algoritmů pro generování vstupních paketů tak, aby bylo dosaženo maximálního pokrytí P4 kódu v co nejkratším simulačním čase.
Nástroj pre analýzu mikrobiómu hrubého čreva
Vo svojej prezentácii sa budem venova súčasným prístupom k analýze mikrobiómu hrubého čreva, spolu s ich úskaliami a prednosami. Ďalej priblížim svoju dizertáciu, ktorej ciežom je vývoj a implementácie metód analýzy mikrobiómu hrubého čreva . Priblížim súčasný stav môjho projektu a popíšem plán mojej budúcej práce.
Bioinformatika@FIT
Úvodní část prezentace bude věnována stručnému přehledu výzkumu v oblasti bioinformatiky, který je na FIT realizován ve spolupráci s několika externími pracovišti (Biofyzikální ústav AVČR, Loschmidtovy laboratoře, Centrum pro výzkum toxických látek v prostředí). Hlavní část prezentace pak bude zaměřena na téma vyhledávání kvadruplexů v DNA sekvencích, kde se nám podařilo navrhnout nový algoritmus s velmi dobrou přesností detekce a publikovat jej v časopise Bioinformatics.
Numerical Solution of Problems with Jump Discontinuities
Possible approach to solve problems containing discontinuities related to medium heterogeneity will be presented. The goal is to reduce phase errors, enforce correct reflections off the interfaces, and by doing so, eliminate related artefacts resulting from the use of pseudospectral method on a low-resolution Cartesian grid. Preliminary results and future directions will be discussed in the presentation.
Platforma pro plánování, spouštění a monitorování vysoce náročných a kooperujících úloh
Reálné simulace jsou velice výpočetné náročné a vyžadují využití vysoce výkonných výpočetních strojů. Takové výpočetní stroje jsou postaveny na paralelní architektuře a jsou velmi různorodé. Toto vede na použití sofistikovanějších výpočetních technik, aby bylo možné plně využít sílu takových strojů. K popisu komplexních jevů je nutné použít množinu rozdílných kooperujících modelů. Toto klade vyšší nároky na uživatele a na jejich hluboké znalosti z dané problematiky. Prezentovaný přístup odstiňuje uživatele od složitosti spojené s plánováním a spouštěním rozsáhlých řetězců úloh. Díky uživatelsky přívětivému rozhraní jim však umožňuje takové výpočty spouštět a monitorovat.
Nekonvenční technologie pro implementaci číslicových systémů
V dnešní době je naprostá většina konvenční výpočetní elektroniky založena na technologii CMOS a tranzistorech typu MOSFET. Pojednání k tématu disertační práce se blíže věnuje jednomu z nekonvenčních přístupů k číslicové elektronice, tzv. polymorfní elektronice. Polymorfní elektronika je schopná realizovat jedním obvodem různé funkce v závislosti na stavu okolního prostředí, což může představovat v jistých aplikacích výhodu oproti konvenčnímu řešení. Díky nedostatku kvalitních polymorfních hradel a kvalitních syntézních metod tak není v tuto chvíli nasazení polymorfní elektroniky často výhodné. Disertační práce si klade za cíl prohloubit řešení problému nedostatku kvalitních polymorfních hradel. Hlavním úkolem bude návrh kompletních sad hradel z různých typů tranzistorů, která budou konkurenceschopná obdobným obvodům řešeným konvenční cestou. Kompletní sady hradel by měly v důsledku přispět i k zavedení efektivnějších metod syntézy složitějších polymorfních obvodů. Dovolí pro návrh otevřít téměř libovolný stavový podprostor možných implementací požadovaného obvodu, což může vést buď ke zkrácení doby syntézy nebo k nalezení efektivnějšího řešení.
Systémy odolné proti poruchám - metodika návrhu řadiče rekonfigurace
V době neustále se rozvíjejících nejen řídicích systému umístěných do SRAM FPGA důraz na jejich spolehlivost neustále roste. Obzvláště patrné je to u velice nákladných strojů, kterými jsou jak letecká tak i vesmírná zařízení. Navíc by mohlo kvůli poruše dojít i ke ztrátám na životech. Proto je nutné zajistit odolnost proti poruchám, které způsobuje např. sluneční záření. U SRAM FPGA je na poruchy náchylná jejich konfigurační pamě. Ve své práci se zabývám odstraňováním těchto poruch s využitím částečné dynamické rekonfigurace, kterou musí zajistit její řadič. Ten může být implementován různými způsoby, které budou diskutovány v rámci vytvářené metodiky spolu se svými přínosy a úskalími. Ovšem i samotný řadič rekonfigurace by měl být odolný proti poruchám.
Aminokyselinové sítě a jejich aplikace
Proteiny jsou základním kamenem všech živých organismů. Pořadí aminokyselinových reziduí v sekvenci má vliv jak na strukturu proteinu, tak na jeho funkci. Proto je důležitá predikce důležitosti jednotlivých reziduí pro protein, a už kvůli predikci vlivu substitucí na protein, tak i kvůli výběru vhodných míst pro mutagenezi. Jedním z přístupů k vyhledávání kritických reziduí v proteinech je analýza aminokyselinových sítí. Jedná se o grafovou reprezentaci struktury proteinu, na základě prametrů vypočtených z toho grafu je možné predikovat kritičnost jednotlivých reziduí. V rámci mých tezí jsem nastudovala současný stav aplikací aminokyselinových sítí pro predikci kritických reziduí a navrhla novou metodu, která kombinuje využití aminokyselinových sítí a biologické vlastnosti reziduí a využívá strojové učení.
Mapování zpracování paketů popsaného v jazyce P4 do technologie FPGA
Moderné počítačové siete vyžadujú okrem spracovania paketov na vysokých rýchlostiach taktiež určitú flexibilitu tohoto spracovania. Jednou z kritických častí spracovania paketov je klasifikácia paketov, ktorá celé spracovanie riadi. Terajšie prístupy ku klasifikácii paketov často nestačia na spracovanie paketov na rýchlostiach 100 Gb/s a 200 Gb/s. Prístupy, ktoré dané priepustnosti zvládajú často nie sú dostatočne flexibilné, nemožno ich škálova na väčší počet dimenzií alebo sú optimalizované na jeden konkrétny prípad použitia. Téma mojej dizertačne práce sa zaoberá práve návrhom nových prístupov ku klasifikácii paketov, ktoré sú jednak flexibilné a zároveň poskytujú dostatočný výkon na spracovanie paketov na vysokorýchlostných sieach. K spojeniu flexibility a výkonu navyše plánujem použi jazyk P4, ktorý poskytuje dostatočnú flexibilitu a abstrakciu popisu spracovania paketov a technológiu FPGA, ktorá poskytuje dostatočný výkon.
Evoluce kryptograficky silných Booleovských funkcí
Kryptograficky silné booleovské funkce jsou klíčovou součástí proudových šifer kterým poskytují ochranu před různými krypto-analytickými útoky. Míra ochrany kterou je booleovská funkce schopna poskytnout je omezena počtem jejích vstupů a existuje tedy potřeba vyhledávat stále nové, větší a silnější funkce. Jedním z přístupů který se v tomto oboru ukázal být velmi perspektivní je genetické programování. I to však čelí řadě obtíží, způsobených především velikostí vyhledávacího prostoru a náročností výpočtu jednotlivých kryptografických vlastností. V pojednání k tématu disertační práce poskytuji shrnutí nejdůležitějších vlastností booleovských funkcí, evolučních algoritmů použitých k jejich nalezení, a navrhuji způsob jak současné přístupy zefektivnit tak, aby bylo dosaženo tvorby stejně silných funkcí, při výrazné úspoře výpočetních prostředků.
CERN pohledem informatika
Formou obrazové prezentace budou představena vybraná pracoviště Evropské organizace pro jaderný výzkum (CERN) jako shrnutí exkurze zájemců z UPSY, která proběhla 25.1.2018. Konkrétně bude pojednáno o částicových urychlovačích, představujících stěžejní technologie této instituce, a to nejprve obecně a návazně podrobněji se zaměřením na vybrané typy urychlovačů a experimenty na nich prováděné (např.LINAC, LEIR, AD a výzkum antihmoty, LHC). Nebude chybět ani ukázka výpočetní techniky, bez níž se tento výzkum neobejde, třebaže z trochu jiného pohledu.
Evolutionary Test & Verification of Microprocessors
Abstract: Bio-inspired heuristics have been consistently exploited for solving CAD problems since the 1990s, although their usage is not always apparent. Nowadays, scholars and practitioners could find new opportunities to collaborate: on the one hand, Genetic Programming, and his recent good son Genetic Improvement; on the other hand, test and validation of microprocessor, with ever pressing problems such as test compaction or software-based self-test. The presentation will show the peculiarities of the problems, sketch the main requirements for an evolutionary methodology to be useful, survey few success stories, and suggest possible future applications.Bio: Giovanni Squillero is an associate professor of computer science at Politecnico di Torino, Department of Control and Computer Engineering. After attending a classical lyceum, he enrolled in the electronic engineering program, but eventually got both his M.S. and Ph.D. in computer engineering. Nowadays Squillero's research mixes the whole spectrum of bio-inspired metaheuristics and computational intelligence with selected topics in electronic CAD, games, multi-agent systems. Other activities focus on the development of optimization techniques able to achieve acceptable solutions with limited amount of resources, mainly applied to industrial problems. Squillero is a Senior Member of the IEEE and serves in the IEEE Computational Intelligence Society Games Technical Committee. He is a member of the editorial board of Genetic Programming and Evolvable Machines since 2012. Up to January 2018, Squillero authored 3 books, 24 journal articles, 9 book chapters, and 133 papers in conference proceedings; he is also credited among the editors in 15 publications.
HPC Research Group
Abstract: In this talk, research activities of a newly established research group focused to high performance and scientific computing will be introduced. The group is working under CERIT-SC center, which maintains computing resources, storage and performs both in-house computer-science research and interdisciplinary research with partners. First, the center, its research and research projects solved by the HPC research group will be briefly introduced. Second, two examples will be discussed in greater details: autotuning of CUDA/OpenCL kernels and acceleration of cryo-EM software.Bio: Jiri Filipovic currently works as head of research group High Performance Computing in CERIT-SC, Institute of computer science, Masaryk University. He holds PhD from Faculty of Informatics, Masaryk University. His research interests focus on an area of high performance and scientific computing. He focus on code parallelization and performance optimization for conventional processors and accelerators (from hand-tunning of existing applications to automatic methods improving code efficiency). He is also interested in many areas of applied computing, such as computational problems from chemistry and biology, or real-time modeling of deformations (e.g. simulations of soft tissues).
Modelování a analýza (real-time) systémů
Zájemcům představím základní aspekty mnou používaných prostředků modelováni a analýzy (real-time) systémů. Výpočetní model těchto prostředků vychází z časovaných automatů (timed automata, TA) a jejich mnohých rozšíření (probabilistic TA, stochastic TA, priced TA, stopwatch TA, ...). Konkrétní systém je modelován jako sí potencionálně vzájemně komunikujících TA, požadované vlastnosti systému jsou vyjádřeny v rozšířeném jazyku odnože CTL logiky. Analýza systému je realizována metodou ověřování modelu (model checking, MC), který je klasicky symbolicky, tj. 100% garantující ne/splnění dané vlastnosti v celém stavovém prostoru možných chování systému; zejména u komplexních systémů však může být výsledek takového ověřování "v nedohlednu". Alternativou ke klasickému MC je např., na simulaci založený, statisticky model checking, u kterého se spokojíme s určitou, předem danou, chybou/nepřesností při ověřovaní modelu. Nad výše zmíněnými prostředky lze využít další nadstavby jako např. syntézu, učení, optimalizaci či vyhodnocení strategií řízení modelovaných systémů. Vzhledem k náročnosti a komplexnosti problematiky a snaze/výzvě vše vměstnat cca do 50 minut se vynasnažím zásadní představit formou předem připravených ilustrativních demo ukázek v prostředí frameworku UPPAAL.
Schůze UPSY
Informace o projektech, publikování, činnostech na UPSY.
Metody charakterizace a rozpoznávání časového průběhu neuro-signálů
Prezentace bude primárně zaměřena na metody pro charakterizaci a rozpoznávání tvaru / časového průběhu signálů pocházejících z populací neuronů, konkrétně inter-iktálních spiků vyskytujících se v iEEG nahrávkách pacientů, trpících epilepsií. Navrhované a použité metody jsou obecně aplikovatelné také na další typy časových průběhu (tvarů) v biomedicínských signálech (např. HFO v iEEG, QRS komplexy v EKG, myo-elektrické aktivace, detekce a spike sorting z mikroelektrodových polí, a další). Konkrétně budou představeny metody využívající rozmístění popisných bodů a také metody postavené na konvolučních neuronových sítích.
Dynamická optimalizace spotřeby na moderních systémech
V dizertační práci se zabývám dynamickou optimalizací energetické spotřeby za běhu algoritmu. Efektivita se dá zlepšit nejenom optimalizací hardwarových parametrů (frekvence, počet využitých jader,...), ale také pomocí aplikačních parametrů, u kterých předpokládáme minimální vliv na správnost výsledku (např. metoda dekompozice, metoda řešení rovnic, strategie MPI komunikace atd.). Dohromady tato sada proměnných tvoří optimalizační problém, jehož optimalní řešení se snažím nalézt. V prezentaci představím jak dosažené výsledky, tak plány do budoucna.
O disertační práci a nabíjecí stanici
Budu mluvit o své disertační práci, o FPNN, které v ní používám, a o svých plánech jak v disertaci pokračovat a dále pak o svých dalších činnostech na fakultě, především o vývoji nabíjecí stanice pro elektromobily.
Approximating Complex Arithmetic Circuits with Formal Error Guarantees: 32-bit Multipliers Accomplished
Na semináři představím novou metodu, která umožňuje aproximaci aritmetických obvodů s matematickou garancí aproximační chyby. Tato metoda unikátním způsobem spojuje techniky formální verifikace aproximovaných obvodů a algoritmu pro prohledávání stavového prostoru. Klíčovou myšlenkou našeho přístupu je to, že hledáme obvody, které jsou jednoduše verifikovatelné. Seminář vychází se společné práce naší skupiny EHW a skupiny VeriFIT a která byla prezentována na konferenci ICCAD'17 (A-rank).
Rychlejší a přesnější analýza síových dat
Ve své prezentaci shrnu stávající stav svého výzkumu, představím co jsem dělal přes prázdniny a jakým směrem se bude ubírat má další práce. Bude se tedy jednat o popis metody, využívající Bloomových filtrů pro zrychlení dotazování nad flow daty indexováním IP adres a prezentaci výsledků. Dále o výklad z oblasti předzpracování flow dat s cílem zkvalitnění těchto dat pro přesnější analýzu a nakonec uvedení do tématu dotazování nad databází síových událostí.
Evoluční návrh aplikací s ohledem na zpožděn
Ve své prezentaci představím poslední dosažené výsledky v oblasti evolučního návrhu (síových) aplikací s ohledem na jejich zpoždění. Dále bude představen plán vedoucí k dokončení disertační práce.
Automatizace návrhu systémů odolných proti poruchám pomocí vysokoúrovňové syntézy
V prezentaci bude představen způsob zavádění odolnosti proti poruchám (OPP) při využití jedné z nových metod návrhu, nazývané vysokoúrovňová syntéza (High-Level Synthesis, HLS). HLS je založena na konverzi algoritmu do popisu na úrovni RTL. Naše metoda vkládá redundanci na úrovni algoritmu před samotným zpracováním pomocí HLS. Prezentace cílí na experimentální vyhodnocení této metody a dále se zabývá kvantifikací "důležitosti" jednotlivých operací v algoritmu, jejichž zabezpečením je celková OPP výsledného systému zvýšena za určitou cenu, kterou představuje plocha na čipu.
Evoluční algoritmy pro přibližné počítání
Ve své prezentaci se budu zabývat využitím (ko)evolučních algoritmů v návrhu přibližných obvodů, konkrétně na algoritmu výpočtu histogramu orientovaných gradientů. Tento algoritmus se používá pro předzpracování obrazových dat pro detekci osob či jiných objektů. Zavedením aproximací lze nejen urychlit výpočet, ale také dosáhnout větší přesnosti detekce v porovnání se standardní implementací.
From Biology to Hardware - Can Social Insects Organise Distributed Systems?
Abstract: The increasing versatility, performance, compactness and power efficiency of today's electronic systems is pushing technology to its physical limits, making designing robust systems extremely challenging. Biological organisms have long since accomplished the feat of operating reliably with highly variable components, as well as maintaining and tuning themselves in changing environments, when faults occur or they are otherwise perturbed. Such biological mechanisms inspire how hardware could evolve and how electronic systems could self-organise and self-repair. Evolutionary systems are about hardware and software that can autonomously adapt their structure and behaviour in order to optimally carry out specific tasks under changing conditions, taking inspiration from biological organisms with evolution as nature's guiding principle. Circuits can be evolved from in silico Primordial Soup, shape evolves into function and unexpected material properties are uncovered and made useful. In nature there are many examples of systems that, unlike traditional computing architectures, cope well with having thousands of computing elements, social insects being one of them. Starting with a single individual, a queen, many social insect colonies quickly grow to hundreds of thousands of cooperating individuals with a moderate amount of intelligence and without central control. In this talk I will introduce many-core computing platforms, Centurion and Graceful, and discuss how algorithms inspired by such insects could be applied to produce self-organising, self-optimising and self-healing "colonies" of computing platforms in the future, comprising of hundreds of nodes.
Bio: Martin is a Senior Lecturer (Associate Professor) in the Department of Electronics at York. His research interests include variability-aware analogue and digital hardware design, biologically motivated models of hardware design, evolutionary computation, and autonomous fault-tolerance. His vision is to create novel architectures and autonomous systems, which are dynamically self-optimising and inherently fault-tolerant, by porting key enabling features and mechanisms from nature to hardware. He is co-investigator on 3 currently running EPSRC / DSTL projects: Platform Grant - Bio-inspired Adaptive Architectures and Systems (EP/K040820/1), Graceful (EP/L000563/1) and Complex In-materio Computation for Robust Dynamical Control, as well as on the previous EPSRC project PAnDA (EP/I005838/1). He is a senior member of the IEEE, a member of the DPG, co-chair of the International Conference of Evolvable Systems (ICES), and vice chair of the IEEE Task Force on Evolvable Hardware.
Approximate Arithmetic Circuits and Applications
Abstract: Often as the most important arithmetic modules in a processor, adders, multipliers and dividers determine the performance and energy efficiency of many computing tasks. The demand of higher speed and power efficiency, as well as the feature of error resilience in many applications (e.g., multimedia, recognition and data analytics), have driven the development of approximate arithmetic design. In this talk, a review and classification are presented for the current designs of approximate arithmetic circuits including adders, multipliers and dividers. A comprehensive and comparative evaluation of their error and circuit characteristics is performed for understanding the features of various designs. By using approximate multipliers and adders, the circuit for an image processing application consumes as little as 47% of the power and 36% of the power-delay product of an accurate design while achieving a similar image processing quality. Improvements in delay, power and area are obtained for the detection of differences in images by using approximate dividers.
Bio: Dr. Jie Han received the B.Sc. degree in electronic engineering from Tsinghua University, Beijing, China, in 1999 and the Ph.D. degree from Delft University of Technology, The Netherlands, in 2004. He is currently an associate professor in the Department of Electrical and Computer Engineering at the University of Alberta, Edmonton, AB, Canada. His research interests include approximate computing, stochastic computation, reliability and fault tolerance, nanoelectronic circuits and systems, novel computational models for nanoscale and biological applications. Dr. Han and coauthors received the Best Paper Award at the International Symposium on Nanoscale Architectures 2015 (NanoArch 2015) and Best Paper Nominations at the 25th Great Lakes Symposium on VLSI 2015 (GLSVLSI 2015) and NanoArch 2016. He was nominated for the 2006 Christiaan Huygens Prize of Science by the Royal Dutch Academy of Science. His work was recognized by Science, for developing a theory of fault-tolerant nanocircuits (2005). He is currently an associate editor for IEEE Transactions on Emerging Topics in Computing (TETC) and IEEE Transactions on Nanotechnology. He served as a General Chair for GLSVLSI 2017 and the IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems (DFT 2013), and a Technical Program Chair for GLSVLSI 2016 and DFT 2012.
První počítače u nás a prof. A. Svoboda
V úvodní přednášce workshopu bude uveden význam a podíl prof. A Svobody v souvislosti s realizací prvního reléového a prvního elektronkového počítače v českých zemích u příležitosti letošního 110. výročí jeho narození. Zmíněny budou i jeho zásluhy v oblasti využití analogových počítačů při automatickém řízení protiletadlové palby u nás i v USA.
Součástí workshopu před diskuzí bude promítnutí krátkého videa s rozhovory jeho spolupracovníků z Výzkumného ústavu matematických strojů Praha i ze zahraničí.
Rozsáhlé ultrazvukové simulace
Na semináři budou představeny výsledky dosažené novou aproximačí metodou dekompozice domén pro Fourierovy spektrální metody (k-Wave) používané pro řešení šíření ultrazvukových vln. Diskutováno bude především škálování a efektivita metody na moderních clusterech (s GPU), ale také její nedostatky a další možná vylepšení.
Použití optimalizovaných architektur pro vyhledávání vzorů v síových datech pro dosažení vysoké propustnosti zpracování
Prezentace bude zaměřena na využití techniky Delayed Input DFA (Deterministic Finite Automaton) (D2FA), která redukuje velikost přechodové tabulky det. konečného automatu za cenu provedení více přechodů (tzv. výchozích přechodů) pro přijetí jednoho vstupního symbolu. Bude představena analýza pravděpodobnosti výskytu tohoto jevu na reálných síových datech pro různé stupně omezení počtu provedených výchozích přechodů. Na základě analýzy bude představena modifikace dříve publikované paralelní architektury se zřetězenými automaty pro propustnosti 100Gb/s a vyšší, která umožňuje využít techniku D2FA.
Návrh polymorfních obvodů založených na ambipolárních tranzistorech
V prezentaci shrnu stav své disertační práce, která je zaměřena na návrh polymorfních obvodů na úrovni ambipolárních tranzistorů. Větší pozornost bude věnována výsledkům mého výzkumu za posledního půl roku, mimo jiné návrhu všech dvou a více vstupých hradel řízených polaritou napájecího napětí, které by šly využít při syntéze složitějších obvodů, a výpočetní úplnosti této polymorfní elektroniky.
- Gabriel Bordovský, Radek Iša, Kristián Kadlubiak, Jitka Kocnová, Stanislav Smatana
|
Datum |
Přednášející |
|
28. dubna |
Fukač T., Kekely M.,
Vrána R., Matoušek D., Matoušek J. |
|
5. května |
Kekely L., Bartoš V., Wrona J., Krobnot P., Dvořák M. |
|
12. května |
Nevoral J., Crha A., imek V., Tesař R.,
Vitkorin V., Košař V. |
|
19. května |
Husa J., Kidoň M., Wiglasz M., Grochol D.,
Kešner F., Mrázek V. |
|
26. května |
Hrbáček R., Slaný K., Drahošová M., Minařík
M., Szurman K., Mičulka V. |
|
2. června |
Pánek R., Lojda J., Krčma M., Čekan
O., Podivínský J. |
|
9. června |
Budiský J., Čudová M., Vaverka F., Nikl V.,
Hyrš M. |
Framework pro plánování a monitorování vysoce náročných výpočtů.
Lidé z různých vědeckých odvětví potřebují často provádět různé simulace na různých výpočetních prostředcích. Toto však vyžaduje pokročilou znalost počítačových technologií, samotné simulace a výpočetního prostředku. Prezentovaný framework řeší problém komunikace s různými výpočetními prostředky, plánování úloh a jejich monitorování bez nutnosti interakce s uživatelem.
Shluková analýza záznamů o IP tocích
Intrusion detection systémy jsou důležitou součástí administrace sítě, ale paketové IDS na vysokorychlostních sítích naráží na své výkonnostní limity. Jedním řešením tohoto problému je zaměřit detekci na datově méně náročné záznamy o IP tocích. Tato oblast nabízí nové možnosti analýzy, ale také přináší problémy v podobě např. nedostupnosti kvalitní anotované datové sady. V prezentaci se proto zaměřím na aplikaci shlukové analýzy bez použití labelů, na možnosti jejího urychlení a využití výsledků.
Řadič rekonfigurace pro systémy odolné proti poruchám
V dnešní době se pro systémy odolné proti poruchám využívají FPGA, protože umožňují změnu své konfigurace po detekci poruchy a tudíž obnovení původní funkce. Setkat se s nimi můžeme například u letadel nebo kosmických zařízení. Ve vesmíru mají FPGA problém s radioaktivním zářením, které způsobuje poruchu v podobě překlopení bitů jejich konfigurační paměti. Důležitou komponentou pro zajištění spolehlivosti je řadič částečné dynamické rekonfigurace, který je schopen obnovit správnou funkci systému po rozpoznání poruchy. Je nutné, aby i samotný řadič byl odolný proti poruchám. V prezentaci budou představeny způsoby k zajištění odolnosti proti poruchám a jejich využití pro zabezpečení řadiče rekonfigurace.
Hledání Bent Booleovských funkcí pomocí paralelního LGP
Bent Booleovské funkce jsou jedním z primitiv nutných k tvorbě bezpečných kryptografických algoritmů. Zvyšování jejich bezpečnosti vyžaduje použití Bent funkcí s vyšším počtem vstupů, který snižuje jejich relativní četnost a výrazně zvyšuje náročnost jejich nalezení. Jedním z v současnosti používaných přístupů řešení tohoto problému je genetické programování, které se již dříve ukázalo jako použitelné, ale trpí problémy se škálovatelností. Prezentace představí nový způsob řešení problému pomocí paralelizovaného lineárního genetického programování překonávající dřívější přístupy.
Akcelerace správy front v hardwaru
Abstrakt: Správa front paketů v síových prvcích je klíčovou funkcionalitou k zajištění kvality síových služeb (QoS). S narůstající rychlostí síových linek však vzrůstají i nároky na výpočetní výkon a velikost front. Z tohoto důvodu je tato funkcionalita akcelerována v hardwaru, nejčastěji jako specializovaný ASIC s integrovanou pamětí. Funkcionalita těchto řešení je však omezena jen na několik předem definovaných algoritmů správy front. V prezentaci bude představen architektura správy front, která umožňuje uživatelskou definici algoritmu správy front a která pro realizaci front využívá externí pamě DRAM.
Framework DPDK v úloze NFV a jeho akcelerace
S narůstající rychlostí síových linek narůstají také nároky na zařízení pro jejich zpracování. Specializovaná HW řešení jsou schopná zpracovat rychlosti až 100 Gbps avšak jejich nasazení může být nákladné. Pro rychlosti 10 a 40 Gbps je se jeví jako jedna z možností použití virtualizace síových funkci (NVF), kterou lze provozovat na běžně dostupném serverovém HW. Vlastní zpracování pak může zajistit SW řešení jako například framework DPDK. V prezentaci se tedy zaměříme na dostupné možnosti využití DPDK pro úlohu NFV, a také možnosti dalšího urychlení za pomocí HW.
Case Study on Temporal Parallelization of Ultrasound Waves Propagation
This presentation provides a brief overview of two numerical methods that can be used to implement temporal parallelism, ParaREAL and PFASST. Their suitability for ultrasound wave propagation, as an extension to the k-Wave toolbox, is discussed.
Optimalizácia a paralelizácia klasifikácie paketov pomocou DCFL
Klasifikácia paketov na vysokých rýchlostiach (100 Gbps a viac) patrí medzi kžúčovú funkcionalitu mnohých sieových zariadení. V prezentácii bude predstavená hardvérová architektúra klasifikácie paketov založená na algoritme DCFL a techniky použité na optimalizáciu a paralelizáciu tejto architektúry. Prezentované techniky umožňujú škálova priepustnos za cenu zvyšujúcich sa pamäových nárokov. Hlavným prínosom je schopnos maximalizova priepustnos architektúry pre obmedzené množstve pamäti alebo naopak minimalizova spotrebu pamäových zdrojov pri garantovaní určitej prieputsnosti.
Functional Genetic Programming with Host Language Combinators
The automatic computer program generation is a complex job mainly due to the wast state space. By utilizing evolutionary design and purely functional programming techniques the state space can be dramatically reduced. The work focuses on using combinatorial calculus to greatly simplify genetic operators and exploitation of purely functional techniques such as strong static typing and referential transparency to evolve complex computer programs.
Prezentace tezí disertační práce:
Odolnost proti poruchám v HLS pomocí úprav vstupní
specifikace
Stále
častěji jsou využívány metody návrhu číslicových systémů
pomocí vysokoúrovňové syntézy, High-Level Synthesis (HLS).
Vstupem HLS je specifikace algoritmu, např. v některém vyšším
programovacím jazyce, výstupem HLS je popis obvodu na úrovni RTL.
V prezentaci představím stručný úvod do problematiky a
novou metodu zavádějící odolnost proti poruchám do HLS pomocí
úprav na úrovni vstupní specifikace. Dále bude uvedeno
vyhodnocení metody v jejím současném stavu na případové
studii.
Prezentace tezí disertační práce: Pattern-matching in high-speed computer networks
Hledání řetězců je klíčovou operací v aplikacích pro monitorování a zajištění bezpečnosti počítačových sítí. Současně rostoucí objem dat přenášených po sítích vyžaduje použití síových linek s vysokou propustností, přičemž na páteřních spojích se začínají používat síové linky s propustností 100Gb/s. Hledání řetězců je časově náročná operace, která na těchto rychlostech vyžaduje hardwarovou akceleraci. Problémem publikovaných hardwarových architektur navržených pro hledání řetězců je, že je nelze škálovat na propustnost 100Gb/s. Prezentace představuje slabiny publikovaných hardwarových architektur a představuje novou architekturu škálující na propustnost 100Gb/s a výše.
Prezentace tezí disertační práce: Vývoj vědeckých aplikací akcelerovaných pomocí GPU clusterů
Na semináři bude představena nová aproximační metoda dekompozice domén pro Fourierovy spektrální metody řešení PDE v kontextu šíření ultrazvukových vln. Důraz bude kladen na škálovatelnost a efektivitu metody na moderních superpočítačových architekturách s využitím akcelerátorů.
Prezentace tezí disertační práce: Evoluční algoritmy pro přibližné počítání
V poslední době je kladen stále větší důraz na snižování energetické náročnosti elektronických obvodů. Jedním z možných řešení tohoto problému může být přibližné (aproximační) počítání, které vychází z předpokladu, že v mnoha běžných aplikacích není nutné trvat na absolutní přesnosti všech výpočtů. Například u multimédií lze chyby tolerovat díky nedokonalostem lidských smyslů, čehož se využívá například v algoritmech pro kompresi obrazu či zvuku. Nosnou myšlenkou přibližného počítání je, že pokud budeme tolerovat jistou chybu ve výpočtu, můžeme vytvořit výkonnější a energeticky úspornější zařízení. Jednou z možností, jak tvořit přibližné obvody, je použití genetického programování, nevýhodou tohoto přístupu je však špatná škálovatelnost a dlouhá doba výpočtu. Složitější obvody lze evolučně navrhovat například tak, že se rozdělí na menší části, které se pak vyvíjejí samostatně. Zde může být nevýhodou, že jednotlivé části neví o svém okolí. Ve své práci se chci zaměřit na využití koevolučních algoritmů, ve kterých se jednotlivé části vyvíjí samostatně v oddělených populacích, ale tyto populace spolu mohou interagovat. Použitím tohoto přístupu by tak mělo být možné dosáhnout lepších výsledků než při použití běžných evolučních algoritmů.
ClassBench-ng: recasting ClassBench after a decade of network evolution
Internet evolution is driven by a continuous stream of new applications, as well as users driving the demand for these services. To keep up with this, a never-stopping research has been transforming the Internet ecosystem over the time. Technological changes/improvements on both protocols (the uptake of IPv6) and network architectures (the adoption of SDN) introduced new challenges for ASIC designers. In particular, IPv6 and OpenFlow increased the complexity of the rule matching problem, forcing researchers to build new packet classification algorithms able to keep pace with a steady growth of link speed. As a result, despite lots of research has been carried out over the last years, packet classification is still a hot topic.
The availability of small numbers of real rule sets and synthetic ones, generated with tools such as ClassBench, has boosted research in the IPv4 world. In this talk I will present ClassBench-ng, a new open source tool for the generation of synthetic IPv4, IPv6 and OpenFlow 1.0 rule sets showing similar characteristics of real ones. This tool was built upon results of an analysis of rule sets taken from current operational environments with the aim of meeting the requirements of nowadays researchers and boosting the rule matching research as ClassBench has done since ten years ago.
Evoluční návrh mikroprogramových architektur
Návrh mikroprogramových architektur může být časově velmi náročný. V prezentaci bude představena platforma pro automatizovaný návrh těchto architektur společně s ukázkami řešení navržených touto platformou pro různé problémy. Hlavní výhodou prezentované platformy je především možnost hledat řešení problémů z různých domén beze změn platformy pouze určením příslušných omezení a fitness funkce.
Pammoth - Fotoakustické snímkování prsou
Na semináři bude představen nově získaný projekt H2020 Pammoth a role výzkumné skupiny SC@FIT v tomto projektu. Cílem projektu Pammoth je vytvořit fotoakustický mamograf určený k neinvazivnímu screeningu prsou za účelem včasné identifikace rakovinových ložisek.
Building a Feedback Loop to Capture Evidence of Network Incidents
Flow measurement is extremely useful in network management, however, in some cases it is vital to observe the packets in full detail. To this end, we propose combining flow measurement, packet capture and network behavioral analysis. The evaluation of the proposed system shows its feasibility even in high-speed network environment.
Přeprogramovatelná architektura pro vyhledávání řetězců popsaných regulárními výrazy v FPGA
V přednášce bude představena architektura pro vyhledávání řetězců popsaných regulárními výrazy v FPGA, jenž pro změnu množiny regulárních výrazů nepotřebuje provést rekonfiguraci FPGA. Použití této architektury je vhodné například ve vestavěných zařízeních založených na Xilinx Zynq, které musí být schopné samostatně změnit množinu regulárních výrazů.
Optimalizácia verifikácie procesorov pomocou genetického algoritmu.
V prezentácii stručne predstavím, akým spôsobom prebieha verifikácia procesorov v spoločnosti Codasip a aké verifikačné nástroje vyvinul môj tím za posledných 5 rokov. Ďalej ukážem nové výsledky môjho optimalizačného algoritmu, ktorý som navrhla v rámci mojej dizertačnej práce a ktoré práve spisujem do časopiseckej publikácie.
Schůze UPSY
informace o projektech, publikování, činnostech na UPSY.
Logická syntéza polymorfních obvodů
Na prezentaci uvidíte výsledky mé činnosti za posledního půl roku, týkající se návrhových metod polymorfní elektroniky. V současnosti pracuji na implementaci syntézní metodiky pracující s And-Inverter grafy, jejíž princip bude vysvětlen. A protože máme před Vánočním večírkem, na odlehčení promítnu zážitky z Ameriky.
Ambipolární tranzistory pro multifunkční obvody
V rámci prezentace budou představeny výsledky experimentů s tranzistory, které vykazují mabipolární chování. Dále bude zmíněn systém pro automatizaci charakterizace a analýzy vzorků organických tranzistorů, který byl vyvinut ve spolupráci s týmem prof. Weitera z FCH VUT.
Nekonvenční technologie pro číslicové systémy
V současné době je
většina výpočetních strojů založena na prvcích na bázi
anorganických polovodičů, jako je křemík. Takovými prvky jsou
tranzistory v roli spínacích prvků, z nichž se staví logická
hradla, realizující základní boolovské funkce. Z hradel se
pomocí prostředků syntézy sestavují složitější obvody, které
již mohou realizovat algoritmus nebo výpočet. Pro návrh takové
elektroniky jsou známy automatizované postupy a také řešení
realizující řadu potřebných funkcí.
Na úrovni
tranzistorů i hradel však existují alternativní řešení, která
mohou do systému, v němž jsou použita, přinášet určité
výhody. Na těchto úrovních lze ovlivnit fyzikální vlastnosti
výsledného produktu (nároky na výrobní technologie, rozměry,
rychlost obvodů, apod). To může přinášet výhody v možnosti
nových aplikací, konvenční elektronikou jen obtížně
dosažitelných, či úsporu a lepší vlastnosti aplikací
existujících. Mezi nekonvenční technologie lze počítat obvody
založené na organických polovodičích, realizované metodami
inkoustového tisku, využití netradičních a biologických
materiálů, polovodičové prvky na bázi grafenu, nanotrubiček a
další, na úrovni hradel pak polymorfní elektronika. Polymorfní
elektronika a její principy mohou být uplatněny tam, kde chování
základních struktur bude proměnné s ohledem na další parametry.
Evoluční návrh na úrovni LUT
Evoluční návrh číslicových obvodů lze provádět na různých úrovních, od tranzistorů po funkční jednotky. V prezentaci se zaměřím na návrh na úrovni LUT, zejména na jeho efektivní implementaci.
Náplní prezentace je představení práce zabývající se využitím techniky funkční verifikace jako nástroje pro ověřování metodik pro zajištění odolnosti proti poruchám v systémech založených na FPGA. Představen je procesu ověřování odolnosti proti poruchám, který je rozdělen do tří fází: (1) klasická funkční verifikace, (2) funkční verifikace využívající FPGA a injektor poruch a (3) sledování vlivu poruch na mechanickou část. Každá z těchto fází vyžaduje specifické verifikační prostředí a využívá různé principy. Budou také prezentovány experimenty odpovídající jednotlivým fázím, tedy sledování vlivu poruch na elektronickou, ale i mechanickou, část experimentálního elektro-mechanického systému.
Generování testovacích stimulů založené na pravděpodobnostní gramatice
V rámci své prezentace přestavím další činnosti na disertační práci, které se týkají zobecnění navrženého generování testovacích stimulů s využitím pravděpodobnostní gramatiky a constraints. Constraints zajišují dynamickou změnu pravděpodobností pro aplikaci přepisovacích pravidel, díky čemuž je generován validní testovací stimul pro daný systém.
Modelling biomedical ultrasound
Astract: Modelling the propagation of ultrasound waves in the human body has many applications, from reconstructing images to planning treatments using ultrasound therapy. In this talk, I will discuss the steps required in developing a numerical model, including forming equations that capture the physics of interest, applying appropriate numerical methods to solve these equations, developing computer codes for different computer architectures, and performing experimental validation. To create useful models, each of these steps and the corresponding constraints must be carefully considered. Using these steps as a blue-print, I will then discuss the development of k-Wave, a MATLAB toolbox that we have developed for modelling ultrasound waves in the body.
Biography: I am an EPSRC Early Career Fellow and lead the UCL Biomedical Ultrasound Group with Dr Ben Cox. My research sits at the interface between physical acoustics, biomedical ultrasound, numerical methods, and high performance computing. In particular, I am interested in developing fast and accurate models of how ultrasound waves travel through the human body. This involves studying many interesting acoustic phenomena from a physical perspective, and then devising novel ways in which these can be captured by a numerical model. Much of my work has been released as an open-source acoustics toolbox for MATLAB called k-Wave. These models have important applications in both ultrasound and photoacoustic imaging, and dosimetry and treatment planning for ultrasound therapy. I work with a multidisciplinary team, and currently collaborate with researchers from a range of backgrounds, including mathematics, physics, computer science, radiology, haematology, oncology, and neurology.
Pokročilý paralelní kopulový algoritmus EDA
Zabývám se paralelními algoritmy EDA založenými na teorii kopulí a za využití migrace modelů. V prezentaci ukážu aktuálně publikované výsledky, popíšu současný stav svého výzkumu a nastíním plány do budoucna.
Softwarově řízené monitorování síového provozu
V prezentácii zhrniem aktuálny postup riešenia dizertačnej práce. Zameriam sa na postup v spisovaní samotného textu práce a časového plánu jeho kompletného dokončenia a odovzdania.
Evoluční návrh v technické analýze FOREXu
Nástroje technické analýzy tvoří podstatnou část metod používaných v automatizovaných systémech k plánováni obchodních operací či k odhadu budoucího vývoje. Obsahem prezentace bude popis metody založené na kartézském genetickém programování pro návrh a optimalizaci indikátoru za účelem zvýšení spolehlivosti predikce.
Framework pro zpracování bio-signálů
Prezentace bude zaměřena na zpracování, detekci, a vizualizaci specifických projevů v biologických signálech, především inter-iktálních spiků v iEEG, ovšem prezentovaný framework je obecně použitelný i pro další typy detekovaných projevů (např. HFO v iEEG, QRS komplexy v EKG, atd.) i signálů (EKG, EEG, myo-elektrické signály, a další)
DPDK pro rychlé zpracování paketů na ZynqMP
Platforma Xilinx ZynqMP přináší nové vlastnosti a tedy i možnosti pro implementaci síových aplikací s vysokou propustností a nízkou spotřebou. Jedná se systém na čipu (System-on-Chip) se čtyřmi jádry ARM Cortex-A53, které mají nízkou spotřebu, ale také poměrně nízký výkon, ve srovnání s high-end procesory. DPDK je knihovna, která primárně snižuje režie operačního systému pro práci se síovými zařízeními a tím umožňuje dosahovat vysokých propustností na výkonných procesorech i bez speciální hardwarové akcelerace. Použití DPDK na platformách jako je Xilinx ZynqMP dovoluje snížit počet cyklů potřebných pro zpracování každého paketu a zároveň dovoluje přesunout část výpočtů do hardware. V prezentaci nastíním aktuální postup pro portaci DPDK na tuto platformu, poukážu na potenciální úzká místa a možnosti jejich akcelerace.
Evoluční hardware v síových aplikacích
V prezentaci představím využití evolučních algoritmů v oblasti návrhu a optimalizace vybraných síových aplikací, u kterých se zaměřuji zejména na optimalizaci zpoždění. Dále budou představeny doposud dosažené výsledky a první výsledky s využitím multikriteriální optimalizace.
Automatický návrh různě velkých aproximačních řadicích sítí s garancí chyby
Přestože hardwarové řadicí obvody jsou velmi výkonné, jejich plocha na čipu výrazně roste s přibývajícím počtem vstupů. V rámci semináře představím škálovatelnou metodu konstrukce řadicích sítí, která umožňuje vytvářet výkonné a nízkopříkonové implementace. Navržený přístup využívá toho, že řada aplikací toleruje drobné chyby na výstupu. Pomocí navržené metody byly získány implementace pro ASIC a FPGA obvody, které zabírají méně plochy na čipu a spotřebovávají méně energie. Tento přístup byl prezentován na konferenci PATMOS zaměřené na návrh obvodů s nízkým příkonem, která je s více než 26 letou historií jedna z nejvýznamnějších Evropských událostí v tomto oboru.
Univerzální FPNN
Prezentace se bude zabývat úpravami modelu FPNN pro maximální univerzálnost využití v aproximacích neuronových sítí.
Vysoce náročné výpočty na nízkopříkonových architekturách
Téma mé DP se nyní více stáčí k metodám optimalizace spotřeby systému za běhu algoritmu. V krátkosti zprezentuji motivaci, současný stav a již dříve prezentované výsledky, a porovnám je s aktuálními daty naměřenými na ARM kitu Samsung Odroid XU4.
- Michal Kekely, Marek Kidoň, Jan Kučera, Richard Pánek, Roman Vrána, Jan Wrona
- Jakub Budiský, Marta Čudová, Jan Dražil, Tomáš Fukač, Jakub Husa
|
Datum |
Přednášející |
|
6. května |
Dvořáček, Wiglasz, Grochol, Kešner, Mrázek, aloudek |
|
13. května |
Krobot, Lojda, Krčma, Čekan, Podivínský, Szurman, Mičulka |
|
20. května |
Nevoral, Crha, imek, Tesař, Kováčik, Košař |
|
27. května |
Kremel, Matoušek, Kekely, Viktorin, Bartoš, Matoušek |
|
3. června |
Husák, Dvořák, Kadlček, Vaverka, Nikl, Hyrš |
|
10. června |
Hrbáček, Slaný, Drahošová, Petrlík, Minařík, Korček |
Data mining ve službách evoluční optimalizace
Přednáška se bude týkat black-box optimalizace, tj. optimalizace funkcí, pro něž nemáme explicitní ani implicitní analytické vyjádření, ale hodnoty získáváme měřením nebo pomocí experimentů, a už reálných či simulovaných. Pro black-box optimalizaci se většinou používají evoluční algoritmy, úspěšné díky slabým předpokladům o optimalizované fitness. Velký počet vyhodnocení black‑box fitness, který vyžadují, je však problémem v situacích, kdy získání jejích hodnot je časově náročné a/nebo nákladné. K řešení tohoto problému se zhruba 15 let používá data mining, aplikované na data z dosavadního průběhu optimalizace. Jeho výsledkem je náhradní model black‑box fitness, který většinu jejích vyhodnocení eliminuje. V přednášce budou diskutovány náhradní modely založené na dopředných neuronových sítích, gaussovských procesech a náhodných lesech.
Bio: Martin Holeňa vystudoval aplikovanou matematiku na FJFI (fakultě jaderné a fyzikálně inženýrské) ČVUT a pravděpodobnost a matematickou statistiku na MFF (matematicko-fyzikální fakultě) UK. Doktorát z kybernetiky získal v Československé akademii věd, habilitoval se v teoretické informatice na MFF UK. Pracuje jako vedoucí vědecký pracovník Ústavu informatiky AV ČR, je členem rady ústavu. Jako přednášející a školitel doktorandů působí na MFF UK, FJFI ČVUT a FIT (fakultě informačních technologií) ČVUT.
Hlavním odborným zájmem Martina Holeni je data mining a jeho aplikace, zejména interpretabilita modelů a využití metod výpočtové inteligence, konkrétně fuzzy logiky, evolučních algoritmů a umělých neuronových sítí. Od doby svých postdoc-pobytů na univerzitách v Paderbornu (1993-95) a Magdeburgu (1996-8) intenzivně spolupracuje s německými vysokými školami a výzkumnými ústavy na aplikacích metod data mining v biologii, chemii a materiálových vědách. Je autorem více než 150 publikací, včetně 1 monografie a 34 časopiseckých článků.
Pokroky v evoluci celulárních automatů
V rámci příspěvku bude představena metoda pro evoluční návrh komplexních vícestavových celulárních automatů (CA) pomocí tzv. podmínkových pravidel. Případové studie, na nichž byla metoda primárně ověřována, zahrnují úlohy netriviální replikace struktur, návrh pohybujících se objektů, vývoj obrazců (to vše v 2D CA) a generické algoritmy výpočtu druhé mocniny přirozených čísel v 1D CA. Jedná se o problémy, jejichž řešení bylo velmi problematické či dokonce neúspěšné při použití dosud známých technika návrhu CA. Hlavní část prezentace bude zahrnovat animace vybraných řešení v CA, přičemž bude ukázáno, jak v některých případech je evoluce schopna dojít k výrazným inovacím ve srovnání s existujícími řešeními.
Approximate computing na UPSY
V rámci prezentace budou shrnuty aktuální výzkumné aktivity skupiny evolvable hardware v oblasti přibližného počítání na různých úrovní počínaje obvody implementovanými na úrovni tranzistorů a konče aproximacemi v neuronových sítí.
Akcelerace ve vysokorychlostních sítích a datových centrech
V rámci prezentace budou shrnuty aktuální výzkumné aktivity skupiny akcelerovaných síových technologií, cíle aktuálně řešených projektů. Současně budou představeny nové směry výzkumu zaměřené zejména na oblast datových center a virtualizaci síových funkci (NFV). Bude krátce představen jazyk P4 a jeho využití v kontextu NFV a hardwarové akcelerace.
Bioinformatika@FIT
Prezentace bude zaměřena na přehled výzkumu v oblasti bioinformatiky, který je na FIT realizován ve spolupráci s několika externími pracovišti (Biofyzikální ústav AVČR, Loschmidtovy laboratoře, Ústav biomedicínského inženýrství FEKT). Stručně budou představeny následující témata: vyhledávání sekundárních struktur DNA, analýza repetitivních oblastí eukaryotních genomů, metagenomika a vyhledávání příbuzných enzymů, proteinové inženýrství a stabilizace proteinů.
Automatizace návrhu systémů odolných proti poruchám
Se zvyšujícím se
stupněm integrace na čipu a rostoucí složitostí vyvíjených
systémů dochází také ke snižování jejich spolehlivosti. Kromě
toho jsou na spolehlivost kladeny stále vyšší nároky.
Implementovat odolnost proti poruchám do těchto systémů může
však být značně složité. Z tohoto pohledu by bylo zajímavé
vyvinout nástroj, který by tento úkol usnadnil jistou mírou
automatizace.
V prezentaci se pokusím představit úvod do
problematiky spolehlivosti ve hradlových polích FPGA s pamětí
SRAM a nastínit základní myšlenku, jak by zmíněný nástroj pro
automatizaci návrhu systémů odolných proti poruchám mohl
pracovat a jakých metod by mohlo být využito.
Koevoluce plastických prediktorů fitness
Výpočetní náročnost kartézského genetického programování lze snížit pomocí koevoluce prediktorů fitness, což je malá podmnožina množiny trénovacích dat. Pro různé úlohy je výhodné použít různou velikost této podmnožiny. V této prezentaci bude představen princip automatické adaptace velikosti prediktoru na základě současného vývoje fitness kandidátních programů. Tento přístup byl experimentálně vyhodnocen na pěti různých úlohách symbolické regrese.
Optimalizace distribuovaného dotazování dat o tocích
V prezentaci uvedu téma distribuovaného dotazování nad daty o tocích. Bude popsána architektura uvažovaného systému pro sběr, ukládání a následnou práci s těmito daty. Dále budou uvedeny možnosti optimalizací dotazování s cílem minimalizace doby odezvy dotazů, jakožto uvažované oblasti pro výzkum. Jednat se bude zejména o předvytváření pohledů, vhodný způsob tvorby indexů a automatickou konfiguraci těchto optimalizací na základě činnosti uživatele.
Pattern matching v FPGA
Lokální dekompozice pseudo-spektrální simulace na clusteru GPU
Pseudo-spektrální simulační metody dosahují vysoké přesnosti při nízkém rozlišení domény a výborné časové složitosti O(N*Log(N)) (díky použití FFT). Nevýhodou těchto metod je však globální propojení všech bodů domény a omezení škálovatelnosti distribuovaných implementací. Na příkladu GPU implementace simulačního nástroje k-Wave ukážeme, jakým způsobem je možné toto omezení obejít pomocí lokální dekompozice simulované domény.
Senzorické bezdrátové sítě s ohledem na nízký příkon
Tématem prezentace je seznámit s tématem disertační práce - Architektury s nízkým příkonem. Konkrétně se jedná o vytvoření senzorické bezdrátové sítě. Bude diskutován výběr jednotlivých prvků, které jsou potřeba pro při návrhu bezdrátové sítě - protokol, frekvence bezdrátové sítě, topologie sítě, výběr procesoru, baterie, antény, rozmístění senzorů... Dalším bodem bude krátké představení projektu do kurzu PDD, kde jsem řešil techniky pro snižování příkonu na CPU na clusteru Anselm.
Evoluční aproximace v detektorech hran
Prezentace pojedná o evoluční aproximaci sčítaček a jejich porovnání s přesnými a konvenčními verzemi. Tyto nepřesné sčítačky budou využity v detektoru hran. Bude porovnána aproximace v konvenčním a evolučně navrženém Sobelově operátoru.
Prediktory fitness s adaptivní velikostí
Kartézské genetické programování se používá v mnoha aplikačních doménách, jakou je například evoluční návrh obrazových filtrů. Evoluční návrh je obvykle výpočetně velmi náročnou metodou, při níž je typicky nejnáročnější proces výpočtu fitness. Koevoluce prediktorů fitness s kartézským genetickým programováním byla představena jako metoda, pomocí níž lze dosáhnout snížení náročnosti a frekvence výpočtu fitness. Prediktor fitness je malou podmnožinou množiny trénovacích vektorů, jeho výhodná velikost však závisí na řešené úloze. V této prezentaci budou představeny přístupy k adaptaci velikosti prediktorů v průběhu řešení zadané úlohy.
Charakteristika síových útoků a modelování reputace IP adres
Detekce síových anomálií a bezpečnostních incidentů s využitím DNS dat
Prezentace projednává možnosti využití DNS dat z toků a rovněž jejich částí z aplikační vrstvy pro detekci síových anomálií a možnosti zefektivnění stávajících metod. Zaměření tohoto cíle je na známé techniky jako DNS Tunneling, DNS Amplification, škodlivé domény a např. šíření SPAMu. Z velké části sa zaměřuje na využití reverzních PTR záznamů, které se využívají jako nástroj pro FCrDNS. Analýzou PTR provozu a korelací monitorovaných dat s provozem aplikačních protokolů je možné odhalit řadu anomálií.
Multifunctional Logic Circuits based on Advanced Nanoscale Materials - cvičná obhajoba tezí DP
Initial purpose of this presentation is to clarify the rationale behind the need to find an alternative path how to properly address at least some of the most crucial shortcomings of CMOS-based conventional digital circuits. Main attention will be given to the possible ways how to extend the traditional abstraction of simple switching elements (i.e. transistors) by means of adopting the nanoscale materials likes silicon nanowires (Si-NWs), carbon nanotubes, graphene nanoribbons, organic polymers and other emerging structures and materials.
One of the key aspects in this perspective is the controllable ambipolar operation of such post-silicon devices, or at least some of them. This feature basically unlocks the possibility to prepare an efficient realization of contemporary digital circuits and also introduce an alternative path based on the adoption of multifunctional circuitry paradigm. Finally, the expected direction of research activities, which should finaly result into dissertation thesis, will discussed along with some of the achieved results.
Neuronové sítě a odolnost proti poruchám - cvičná obhajoba tezí DP
Náplní prezentace bude průřez technik zvyšování odolnosti neuronových sítí proti poruchám a dále vysvětlení plánovaného využití rozšířeného konceptu FPNN a dynamické rekonfigurace pro implementaci odolných neuronových sítí v hradlových polích.
Evoluční hardware v síových aplikacích - cvičná obhajoba tezí DP
Počítačové sítě jsou v poslední letech využívány stále větším počtem zařízení a uživatelů. S tím roste množství dat, které musí být přeneseny. S rostoucím množstvím dat se musí přizpůsobovat technologie umožňující přenos dat, aplikace starající se o provoz sítě, sledování stavu síových prvků, monitorování provozu a systémů zajišujících bezpečnost. U dnes používaných vysokorychlostních sítí s propustností až 100Gb/s, je stále častější využívání hardwarové akcelerace. Návrh hardwarových komponent je možný pomocí konvenčních metod, které vyžadují perfektní znalost problematiky, nebo využitím technik evolučního návrhu, které nevyžadují tak perfektní znalost problematiky, ale dovolují v některých případech dosáhnout lepších parametrů systémů. V této práci představím využití evolučních technik k návrhu nebo optimalizaci vybraných síových aplikací. Dále představím doposud dosažené výsledky a cíle výzkumu.
Sebeopravující se masivně paralelní výpočetní systémy - cvičná obhajoba tezí DP
V prezentaci bude představen pojem "masivně paralení výpočetní systémy" založený na modelu celulárních automatů. Rovněž budou popsány problémy, které je třeba vyřešit při využití takových systémů pro užitečné výpočty v reálném světě, kde nemůžeme počítat s dokonalou synchronizací hodinového signálu a absencí chyb. Dále bude představena dosavadní práce zabývající se právě problémem spolehlivosti těchto výpočetních systémů. Závěrem dudou předestřeny plány na další průběh studia.
Pokročilé metody návrhu integrovaných obvodů - cvičná obhajoba tezí DP
Evoluční návrh obvodů je metoda, která používá biologií inspirované prohledávací algoritmy pro syntézu a optimalizaci elektronických obvodů. Ačkoliv evoluční návrh umožnil získat mnoho zajímavých výsledků, nemožnost dobré škálovatelnosti a nereflektování požadavků na nefunkční parametry (příkon, zpoždění, ...) zůstává hlavní nevýhodou metody. V této práci předstvím výsledky a cíle výzkumu nových přístupů, které umožňují navrhovat a optimalizovat složité číslicové obvody se snahou minimalizovat tyto nevýhody. Mimo jiné budou představeny výsledky snižování příkonu integrovaných obvodů s využitím evolučního přístupu na různých úrovních.
Biological neuro-signla processing - cvičná obhajoba tezí DP
In order to push forward understanding of the brain, many different techniques are being applied. This work will focus on electrical signals measured directly from the brain, specifically on detection of certain signal events such as inter-ictal spikes, which are one of the essential biomarkers used for an epilepsy diagnosis and research, since it is believed, that spikes participates in epileptiform process. The inter-ictal spikes can be recorded also by the scalp EEG technique but for better localization of their source, usually for surgical treatment of epilepsy, it is necessary to acquire intracranial recordings by depth electrodes and/or subdural electrode grids. Recordings are usually acquired in more than hundred channels simultaneously, and recording process runs for several hours per patient. With reasonable 5 kHz sampling rate, the generated data are of enormous size. These data would have to be analyzed by medical doctors - neurologists manually. It makes the need for an efficient automated detector, with good precision and sensitivity, obvious. Several algorithms for spike detection, from scalp EEG, already exist. But algorithms for spike detection in intracranial EEG (iEEG) are much more scarce. When the need for computational efficiency, or in other words, fast data processing is required in such algorithm, because of enormous data size and/or need for real-time detection capability, we are practically reaching a blank spot, which will be addressed by this work.
High Performance Computing on Low Power Devices - cvičná obhajoba tezí DP
Nowadays, the power efficiency of modem processors is becoming more and more important next to the overall performance itself. In order to reach the Exascale era, much more energy-efficient hardware will have to be utilized. The same goes for software appplications. Many programming tasks and problems do not scale very well with higher number of cores due to being memory or communication-bound, therefore it is often not beneficial to use faster chips to achieve better runtimes. In this case, employing more efficient low power processors or accelerators and using static and dynamic techniques for hardware efficiency adaptation may be much more beneficial, mainly because it is possible to get the same results using much less energy and often without any significant performance penalties, given the algorithm is suitable for the low power architecture.
Nekonvenční elektronika - cvičná obhajoba tezí DP
V současné době se v oblasti elektrotechniky stále více diskutuje o nových technologiích, jmenovitě nanotechnologiích, organických polovodičích, ambipolárních technologiích a s tím spojené polymorfní elektronice. Ta slibuje řešit požadavek na stále větší hustotu funkcionality integrovaných obvodů v závislosti na ploše čipu, spotřebě, případně dalších kritériích. Polymorfní elektronika se tedy intenzivně zkoumá, nicméně v pozadí zůstává teoretický vývoj této oblasti. Pro polymorfní obvody totiž nelze použít běžné návrhové metody a logiku. Většina vědeckých skupin, zabývající se takovou elektronikou, proto používá různé formy generických algoritmů, rozhodovacích stromů a podobně. Chybí však teoretický základ pro polymorfní elektroniku, logické vazby a v návaznosti na to pak rozhodnutí, pro jakou třídu aplikací je taková elekronika vhodná. Začal jsem tedy zkoumat vlastnosti polymorfních obvodů a pokusil jsem se nastínit logické závislosti polymorfismu v elektronických obvodech. Toto je poměrně obsáhlá oblast, proto jsem se rozhodl věnovat problematice vhodných prvků pro polymorfní elektroniku.
Rekonfigurovatelný soft-core procesor LEON3 odolný proti poruchám
Tématem prezentace bude vývoj rekonfigurovatelného soft-core procesoru LEON3 jako systému odolného proti poruchám. Tento systém bude využit během dalších prací na tématu disertace pro ověření možností synchronizace stavu procesoru zabezpečeného pomocí TMR architektury po rekonfiguraci kopie obvodu, ve které byla detekována porucha.
Analýza reálných sad klasifikačních pravidel
V prezentaci budou představeny výsledky analýzy reálných sad klasifikačních pravidel, která byla provedena v rámci oprav a rozšiřování nástroje ClassBench sloužícího ke generování syntetických datových sad určených k testování algoritmů klasifikace síového provozu. V závěru prezentace bude také zmíněn aktuální plán úkolů souvisejících s dokončením disertační práce.
Pametove efektivni rekonstrukce knihy objednavek v FPGA
Rekonstrukce knihy objednavek je klicovy ukon systemu pro obchodovani na burze, ktery vyzaduje hardwarovou akceleraci pro dosazeni co nejnizsi latence. Kniha objednavek je ovsem pametove narocna struktura, kterou neni mozne celou udrzovat na cipu FPGA. Proto jsme navrhli architekturu pro reseni tohoto problemu rozdelenim zpracovani mezi hardware a software, pricemz datova cesta kriticka pro latenci je zachovany v cipu FPGA. V teto prezentaci bude predstaveno vylepseni teto architektury, ktere efektivneji vyuziva pameti na cipu FPGA pro uchovani casti knihy objednavek.
Superpočítačové simulace šíření ultrazvuku v lidském těle
Realistické simulace šíření ultrazvukových vln v živých tkáních nabízí široký rozsah využití. Velmi slibnou oblastí je fokusovaný ultrazvuk o vysoké intenzitě používaný v neinvazivní chirurgii k léčbě nádorových onemocnění či zastavování vnitřního krvácení. Tato metoda pracuje na principu vysílání svazku soustředěných paprsků ultrazvukových vln do tkáně. Akustická energie dosahuje v místě ohniska takové úrovně, že způsobuje buněčnou nekrózu, zatímco tkáň mimo ohnisko ponechává bez poškození.
Pro úspěšnou a šetrnou léčbu je nutné precizně umístit ohnisko ultrazvukových vln. Přesného zacílení je však velmi obtížné dosáhnout vzhledem ke zkreslení ultrazvukové vlny způsobené průchodem tkáněmi o různých vlastnostech (vrstvy tuku, měkké tkáně, chrupavky a kosti). Zde přichází ke slovu počítačové simulace, které poskytnou přesné operační plány pro konkrétního pacienta. Realistické simulace však vyžadují obrovské datovém množiny a výpočetní výkon, který jsou schopny poskytnout pouze superpočítačové systémy.
Jedním z moderních akustických simulačních systémů je toolbox k-Wave (http://www.k-wave.org/), který vznikl jako rozšíření Matlabu v roce 2009 na University College London. V roce 2011 byl vývoj přenesen na Australskou Národní Universitu, kde jsem se k projektu připojil i já.
Během dvou let se povedlo vytvořit vysoce výkonnou implementaci v C++, která je schopna efektivně využívat až 4096 procesorových jader. Tato implementace umožnila zvětšit velikost simulační domény o tři řády, při zachování realistické časové náročnosti simulace. V roce 2013 byl vývoj toolboxu přenesen zpět do Evropy. V Londýně probíhá vývoj fyzikálního modelu, zatímco implementace, ladění a škálování probíhá na FIT VUT v Brně za podpory superpočítačových alokací v rámci projektů IT4I a PRACE.
V rámci přednášky budou představy kroky a úskalí, které vedly od vývoje první sekvenční verze až po vysoce efektivní paralelní variantu testovanou a produkčně běžící na předních superpočítačích světa (Vayu, Raijin, HECToR, Emerald, Salomon). Dále budou prezentovány současné pokroky ve vyžití hybridních systémů (GPU), či nové techniky dekompozice, které by měli umožnit škálování za hranici 10.000 procesorových jader.
Formal Biochemical Space to Bridge the Gap Between Mathematical Modelling and Biology
The concept of Biochemical Space (BCS) makes a crucial methodological part of Comprehensive Modelling Platform, a general platform for computational modelling and analysis of biological processes, introduced as a concept for unambiguous representation of internally consistent reduced mathematical models of oxygenic photosynthesis and further refined to a general online modelling platform for complex biophysical processes. BCS provides a concise mapping of mathematical models to their biological description established at a desired level of abstraction. On theoretical end, we present BCS as a completely formal language with rigorously defined semantics by means of a simplified Kappa calculus. On the practical end, we show BCS models defined for metabolic, photosynthetic and circadian clock processes to demonstrate the usability of the language.
Na semináři bude představena technika optimalizace nefunkčních parametrů programů, které jsou určeny k nasazení ve vestavěných systémech založených na low-cost mikrokontrolerech. Cílem je redukovat příkon a dobu výpočtu za cenu zvýšení nepřesnosti výpočtu. Navržená metoda je založena na kartézském genetickém programování a vyhodnocena v návrhu aproximací mediánu, který je typicky používán pro redukci šumu při zpracování multimediálních dat. Dosažené výsledky ukazují, že je možné dosáhnout významného snížení příkonu, aniž bychom výrazně degradovali kvalitu výstupních dat.
Na semináři představím výsledky získané během studijního pobytu na univerzitě Purdue (USA). Budou představeny dvě metody snižování příkonu neuronových sítí - metoda založená na tzv. multiplierless násobení a metoda využívající nepřesných pamětí. Dále bude ukázána nově navržená metoda, která využívá nepřesných násobiček navržených pomocí evolučního přístupu.
Evoluční algoritmy a bezpečnost bezdrátových senzorových sítích
Bezdrátové senzorové sítě (wireless sensor networks - WSN) se obvykle skládají z velkého množství senzorových uzlů - jednoduchých nízkonákladových zařízení s omezenými výpočetními zdroji, pamětí i energií. Cílem WSN je sledovat rozsáhlejší prostory - mohou monitorovat pohyb osob či zvířat, měřit teplotu či vlhkost, detekovat požáry atd. Vzhledem k tomu, že WSN jsou nasazovány v otevřených prostorech, může docházet k odposlechům komunikace, nebo útokům na WSN využitím zařízení, která aktivně manipulují komunikovaná data. V přednášce si představíme možnost detekce těchto útoků přímo senzorovými uzly v prostoru celé sítě. To však přináší zvýšené nároky na zdroje senzorových uzlů - zejména pamě a energii. Na optimalizaci použitých parametrů detekčního systému s ohledem na zdroje, ale také přesnost detekce, využíváme vlastní optimalizační framework skládající se ze simulátoru a optimalizační jednotky. Pro vlastní optimalizaci využíváme multikriteriální evoluční algoritmy - NSGA-II a SPEA2, které poskytují množinu navzájem nedominovaných řešení s ohledem na specifikovaná kritéria. Z těchto řešení je možné vybírat a měnit nastavení systému dle potřeby. V přednášce bude představeno i další využití evolučních algoritmů v WSN - automatické generování protokolů pro amplifikaci bezpečnosti pomocí lineárního genetického programování a simulátoru. Tyto protokoly popisují, jak by měly být v WSN propagovány nové šifrovací klíče uzlům, jejichž klíče byly kompromitovány.
Martin Stehlík je členem centra pro výzkum v oblasti kryptografie a bezpečnosti (CRoCS - Centre for Research on Cryptography and Security) na Fakultě informatiky Masarykovy univerzity, kde v současné době dokončuje doktorské studium. Jeho hlavní oblastí zájmu je bezpečnost bezdrátových senzorových sítí, kde je autorem či spoluautorem šesti mezinárodních publikací. V rámci centra CRoCS se podílel na vývoji bezpečnostní platformy poskytující bezdrátovým senzorovým sítím ochranu před pasivními i aktivními útoky. Zejména se věnuje systému pro detekci průniku, který je optimalizován pomocí evolučních algoritmů a distribuovaných simulací. Martin Stehlík spolupracoval s průmyslovými partnery i v jiných oblastech bezpečnosti, například detekce spamu.
V prezentácii zhrniem aktuálny stav riešenia dizertačnej práce so zameraním sa na posun vykonaný od spísania a prezentovania téz.
V prezentaci shrnu práci za uplynulé 2 roky doktorského studia se zaměřením na poslední rok. Zejm. se jedná o využití systému DPDK pro rychlé přijímání a odesílání paketů na platformě ARM, dále o potenciálně výhodnou akceleraci algoritmu Binary Search on Prefix Lengths (BSPL) a také novými možnostmi DMA přenosů ve vyvíjeném frameworku pro architektury s integrovaným FPGA na čipu.
V disertační práci se zabývám polymorfními obvody a jejich návrhem. Prezentace představí návrhovou metodiku a budou prezentovány nedávné dosažené výsledky.
V prezentaci představím aktuální stav řešení disertační práce, která se zabývá evolučními algoritmy pro přibližné počítání. Zejména se zaměřím na multikriteriální návrh aritmetických obvodů.
V prezentaci ukážu aktuální stav řešení své disertační práce. Vysvětlím náš přístup k paralelizaci EDA (tzv. ostrovní model s migrací pravděpodobnostních modelů) a stručně připomenu matematický pojem kopule.
V části své disertační práce se zabývám schopností adaptace CGP v proměnném prostředí. Budou prezentovány nedávné dosažené výsledky. Součástí prezentace bude přehled stavu disertační práce.
V prezentaci shrnu dosaženou práci za uplynulé 2 roky doktorského studia a představím budoucí plán prací, který se orientuje převážně na generování programů pro procesory. Popis těchto programů plánuji řešit pomocí již existujícího jazyka.
V rámci prezentace představím aktuální stav řešení disertační práce na téma využití funkční verifikace pro ověřování metodik pro zajištění odolnosti proti poruchám. Bude zde představeno verifikační prostředí pro experimentální elektro-mechanický systém, kterým je robot pro hledání cesty v bludišti a jeho řídicí jednotka. Zmíněny budou také plány na rozšíření tohoto verifikačního prostředí a jeho propojení s řídicí jednotkou robota na FPGA. Současně bude také uvedeno verifikační prostředí pro procesor běžící na FPGA, který plánuji využít jako další experimentální řídicí jednotku robota
- Michal Riša, Michal Wiglasz, Filip Vaverka, Pavel Vampola.
- Petr Dvořáček, Jiří Husák, Pavel Krobot, Denis Matoušek
|
Datum |
1. přednášející |
2. přednášející |
|
7. května |
RDID |
Grochol, Kešner, Mrázek, Slaný, Hrbáček, Zamba, Szurman |
|
15. května |
RDID |
Petrlík, ikulová, Minařík, Korček, Nikl, Kadlček |
|
22. května |
RDID |
Krčma, Čekan, Podivínský, imková, Kaštil |
|
29. května |
RDID |
Kováčik, Viktorin, Košař, Crha, imek, Tesař |
|
5. června |
RDID |
Kekely, Dvořák, Bartoš, Matoušek, Mičulka, Hyrš, Tříska, aloudek |
With the growing complexity of cyber-physical systems, industry relies on proper architectures and design guidelines for successful product development. For markets with safety requirements there is a particular need for architectures that allow a deep and thorough understanding of the system behavior. The Time-Triggered Architecture (TTA) as initially developed at the Technical University of Vienna and further cultivated by TTTech is such an architecture. In this paper we give an overview of the TTA and describe its application in an industrial context.
Wilfried Steiner is Corporate Scientist at TTTech Computertechnik AG and Leader of the research team TTTech Labs. He holds a degree of Doctor of Technical Sciences from the Vienna University of Technology, Austria. His research is focused on the development of algorithms and services that enable dependable communication in cyber-physical systems and applied formal methods.Deterministic System Design with Time-Triggered Technology
When considering a three phase electrical grid, in an ideal
situation:
- all voltages have a sinusoidal shape,
- all
phase voltages have the same magnitude,
- the magnitudes of the
voltages are constant with respect to time,
- the phase
differences between the voltages equal 120°,
- the grid
frequency is constant with respect to time.
In a real grid, deviations can occur with respect to all these ideal conditions. It is important to know the origin of these power quality problems, the consequences and the solutions to these problems.
V mém příspěvku shrnu své výsledky a činnost za zimní semestr, pohovořím o své současné práci a plánech do budoucna, zmíním svůj příspěvek na konferenci DDECS 2015 a také projekt jehož se účastním.
Simulace nástroje k-Wave mohou trvat až desítky hodin i při použití cca 1000 výpočetních jader. Největší procento výpočtu zaberou rychlé Fourierovy transformace, počítané pomocí 1D dekompozice, tedy maximální počet jader je limitován délkou nejdelší strany 3D domény. Hybridní MPI/OpenMP 2D dekompozice dokáže posunou škálovatelnost dále díky
dekompozici domény podél dvou os, a zároveň je lépe přizpůsobena architektuře dnešních superpočítačů díky využití jak distribuované, tak sdílené paměti. Tento přístup dokáže škálovat téměř lineárně až do 16 tisíc jader a umožňuje počítat na větších doménách díky rozložení paměových nároků na větší počet jader
Hlubší diagnostika pacientů, u kterých byla objevena epilepsie vyžaduje nahrávání skalpového EEG signálu z řádově desítek elektrod, který musí být následně analyzován. Manuální analýza takovýchto nahrávek neurology je velmi zdlouhavá, což také omezuje délku nahrávání. Mimo jiné manuální vyhodnocení se liší pozorovatel od pozorovatele. Existující automatické detektory spiků v mezi-záchvatových stavech mají různé úrovně spolehlivosti a také výpočetní časové náročnosti. Pro zpracování skalpových nahrávek se často používá downsampling, za účelem kompenzovat časovou náročnost algoritmů, až na úrovně 250-100 Hz. U intra-craniálních nahrávek, které mají značně lepší rozlišení a nižší úrovně šumu se tudíž používá downsampling na značně vyšší frekvence cca. okolo 5 KHz, což při velkém počtu kanálů ~ 150 a značně delších nahrávkách v rozsahu hodin, zvyšuje nároky na výpočetní efektivitu detektoru. Podíváme se na to, jakým způsobem je možné takové detekce dělat, jak jsou na tom některé způsoby z hlediska efektivity a také jakým způsobem je možné zlepšit spolehlivost a citlivost detektoru.
Computers or computer based systems play a crucial role in people's everyday lives, embedded systems can be found almost everywhere. More and more applications area able to tolerate inaccurate or incorrect computations to a certain extent due to imperfections of human senses, statistical data processing, noisy input data etc. At the same time, power efficiency is becoming increasingly important property of computing platforms, especially because of limited power supply capacity of embedded devices. Approximate computing, an emerging paradigm, takes advantage of relaxed functionality requirements to make computer systems more efficient in terms of energy consumption, computing speed or complexity. Error resilient applications can achieve significant savings while still serving their purpose with the same or a slightly degraded quality.
The complexity of computer systems is permanently growing and thus, automated design tools have to deal with more and more complex problems specified on higher level of abstraction than before. The same holds true for approximate computing. Even though new methods are emerging, there is a lack of methods for approximate computing offering a numerous set of trade-off solutions. Evolutionary algorithms (EAs) have been confirmed to bring innovative solutions to complex problems. Recently, complex digital circuits have been optimized by means of EAs while the scalability of the methods has been improved substantially. The goal of this report is to analyze existing approximate computing techniques and evolutionary computation methods, identify open problems that need to be solved, isolate the topic of the Ph.D. thesis and set up a plan how to solve the problems.
Tato práce se zabývá polymorfními obvody, což jsou číslicové obvody schopné realizovat dvě a více logických funkcí v závislosti na stavu okolního prostředí. Multifunkčnost je zajištěna speciálními multifunkčními hradly (polymorfními hradly), která mění svoji funkci, zatímco zapojení obvodu je stále stejné. V této práci jsou představeny dvě návrhové metodiky pro návrh polymorfních obvodů. Obě navrhované syntézní metodiky pracují s booleovskou reprezentací navrhovaných funkcí. První metodika je vhodná pouze na konkrétní třídu funkcí, zatímco druhá metodika je schopna navrhovat polymorfní obvody z libovolných logických funkcí. Hlavní výhodou druhé metodiky je jasný a přímý algoritmický postup, narozdíl od známých metodik, které jsou založeny převážně na heuristickém přístupu.
V systémech odolných proti poruchám implementovaných na platformě SRAM FPGA se pro zajištění odolnosti poruchám často využívá kombinace obvodové redundance a částečné dynamické rekonfigurace. U těchto systémů poté vzniká situace, kdy je po rekonfiguraci kopie chráněného obvodu stav celého systému nekonzistentní vzhledem k ostatním kopiím daného obvodu, které během rekonfigurace bez přerušení prováděly svou funkci. V takovém případě je nutné provést synchronizaci opraveného obvodu s ostatními. V prezentaci bude shrnut aktuální stav poznání v oblasti systémů odolných proti poruchám a obnovy stavu systému po poruše zahrnující částečnou dynamickou rekonfiguraci a synchronizaci. Dále bude prezentována dosavadní výzkumná činnost v oblastech obecných principů synchronizace stavu systému a návrhu rekonfigurovatelného řídicího systému sběrnice CAN. Následně budou popsány cíle a řešení disertační práce zabývající se metodikou synchronizace stavu pro systémy odolné poruchám využívající soft-core procesory ve svém návrhu.
Dnešní systémy pro monitorování počítačových sítí používají výkonné servery (často vybavené aplikačně specifickými hardwarovými akcelerátory), osobní počítače nebo jsou implementovány v síových směrovačích a přepínačích. Tyto systémy berou v úvahu pouze dva parametry: přenost měření a cenu. Specializované systémy dokáží zachovat vysokou přenost měření (např. beze ztrát) i na vysokorychlostních linkách (až do 100 Gbps), ale jejich cena je vysoká. Ostatní řešení jsou obvykle nepřesná s nízkou pořizovací cenou. ádné z těchto řešení není orientované na nízkou spotřebu při zachování dostatečné přenosti a nízké ceny.
Cílem této práce je využít částečnou dynamickou rekonfiguraci tzv. Reconfigurable System-on-Chip architektur pro návrh monitorovacího sytému, který přizpůsobuje spotřebu energie zatížení síové linky v současnosti nebo v blízké budoucnosti. Tento přístup vyžaduje navrhnout jeden nebo více prediktorů síového provozu a plánovač, který přesouvá vybrané úlohy mezi procesor a FPGA na čipu.
Téma práce je zaměřeno na ověřování kvality metodik pro zajištění odolnosti proti poruchám s využitím konceptu funkční verifikace. V úvodu bude stručně představena problematika FPGA a možných poruch. Dále budou uvedeny dostupné prostředky pro injekci poruch do FPGA a směrování mojí práce. Bude představena hypotéza a cíle disertační práce a zároveň bude prezentována základní myšlenka využití funkční verifikace v kombinaci s injekcí poruch pro testování odolnosti proti poruchám. Poslední část prezentace bude věnována představení dosavadní práce, tedy experimentálního elektromechanického systému a první verze platformy pro testování, včetně představení provedených experimentů. V závěru prezentace bude shrnuta má publikační činnost.
Proces generování stimulů se uplatňuje především ve funkční verifikaci, kde je zapotřebí ověřit správnost chování systému na obrovském množství vstupů, a tím odhalit jeho nekorektní chování a chybu v jeho návrhu. Funkční verifikace zabírá přibližně 70% procesu vývoje obvodu, proto jakékoliv zrychlení tohoto procesu je velmi žádoucí.
V této prezentaci bude vysvětlen základní princip funkční verifikace, bude shrnut aktuální stav poznání v této oblasti a bude nastolena hypotéza. Další část se věnuje cílům disertační práce, představením dosavadní práce - univerzálního generování stimulů, definici plánu prací a ukázce publikační činnosti.
Kopule je prostředek statistického zpracování dat, umožňující u vícerozměrného rozdělení pravděpodobnosti oddělit výpočet marginálních rozdělení pravděpodobnosti od určení struktury vzájemných závislostí. V prezentaci bude vysvětlen pojem kopule a představeny základní typy kopulí. Budou stručně uvedeny současné způsoby použití kopulí ke statistickému modelování, bude popsáno současné použití kopulí v EDA algoritmech a zhodnoceno použití kopulí v EDA při paralelizaci pomocí migrace modelů. Závěrem bude definována hypotéza a cíle mojí dizertační práce.
Téma práce je zaměřeno na monitorování síového provozu s využitím hardwarové akcelerace. Práce by měla vhodným způsobem přizpůsobit koncept SDN (Software Defined Networking) pro oblast monitorování a bezpečnost počítačových sítí, zejména navrhnout vhodný způsob analýzy aplikačních protokolů pro vysokorychlostní sítě s využitím hardwarové akcelerace. V rámci práce budou také zkoumány možnosti rozdělení síových aplikací mezi hardware a software s cílem efektivně využít dostupné hardwarové prostředky. Současně budou zkoumány techniky popisu, plánování a mapování časově kritických úloh na hardwarové prostředky, zejména technologii FPGA.
Prezentace projednává možnosti využití DNS PTR záznamů pro detekci škodlivé aktivity na síti. Ty se využívají i jako základní ověřovací techniky pro mailové servery, čím se docílí jednoduché potvrzení legitimního využívání služby.
Tuto techniku však převzalo i několik jiných aplikačních protokolů, které ji využívají obdobně. Motivací pro práci byl vysoký výskyt reverzních rezolucí ukončených chybou, co může být průvodním jevem při přebíhajícím útoku na některou službu. Analýzou PTR provozu a korelací monitorovaných dat s provozem aplikačních protokolů je možné odhalit řadu anomálií.
Seminář se věnuje evolučnímu algoritmu s nepřímou reprezentací, který byl navržen pro řešení kombinatorických optimalizačních problémů, u kterých má smysl uvažovat vzdálenost resp. cenu propojení mezi komponentami řešení. Tento algoritmus přímo využívá skutečnosti, že kvalitní řešení takovýchto problémů obsahují převážně krátká a levná propojení mezi komponentami. Mapování mezi genotypem a fenootypem je realizováno pomocí rozšířené konstruktivní procedury založené na heuristice nejbližšího souseda. První ověření funkčnosti tohoto algoritmu bylo provedeno na problému obchodního cestujícího. Dále budou prezentovány i další výsledky dosažené na problémech Capacitated Arc Routing Problem a Traveling Tournament Problem.
Jiří Kubalík získal titul Ing. a Ph.D. na FEL ČVUT v letech 1994 a 2001. Jak diplomová tak i disertační práce byly z oblasti evolučních algoritmů. Biologicky inspirované optimalizační algoritmy zůstaly jeho hlavním výzkumným tématem. Jiří je (spolu)autorem zhruba 30 časopiseckých a konferenčních příspěvků z oblasti evolučních algoritmů. Slouží jako oponent pro několik mezinárodních odborných časopisů a působí v programových výborech konferencí jako např. GECCO a EvoStar.
Tématem prezentace budou systémy odolné proti poruchám implementované na platformě SRAM FPGA využívající částečné dynamické rekonfigurace a obvodové redundance pro zabezpečení funkce systému i v přítomnosti poruch. Často je snahou u těchto systému dosáhnout schopnosti autonomní opravy stavu systému. Systém je zabezpečen pomocí obvodové redundance. V případě, že je v některé z kopií chráněného obvodu detekována porucha, je odpovídající část konfigurační paměti rekonfigurována za běhu a po dokončení rekonfigurace je nutné stav opraveného obvodu synchronizovat se správně fungujícími kopiemi chráněného obvodu. Současné systémy odolné proti poruchám mohou provádět složité operace a komunikovat se svým okolím. Často také pracují v reálném čase. Jedním z kritérií pro systém odolný proti poruchám může být tedy co nejkratší doba obnovy stavu systému. V prezentaci budou zmíněny některé techniky pro obnovu stavu systému pomocí rekonfigurace FPGA spolu s nově vznikající metodikou pro synchronizaci stavu.
Prezentácia predstaví dve témy týkajúce sa optimalizácie funkčnej verifikácie pomocou genetického algoritmu. Prvá téma sa venuje optimalizácii regresných testov získaných z procesu funkčnej verifikácie. Budú predvedené experimenty s aritmeticko-logickou jednotkou. Druhá téma sa venuje optimalizácii verifikácie riadenej pokrytím pre procesor typu RISC. Budú demonštrované najmä nové experimenty.
V současné době je nasazováno mnoho systémů pro detekci bezpečnostních hrozeb v počítačových sítích, a již jde o systémy založené na monitorování síového povozu, analýze logů serverů či nasazování honeypotů. Tyto systémy jsou však obvykle provozovány samostatně a jejich výsledky nejsou nijak porovnávány s ostatními. Cílem mého výzkumu je nalézt metody pro sběr, analýzu, agregaci a hledání vzájemných korelací v hlášeních z těchto systémů za účelem identifikace entit nejvíce ohrožujících bezpečnost na síti.
V prezentaci bude představen vznikající systém určený pro shromažďování informací z nejrůznějších detektorů a pro výpočet reputace jednotlivých IP adres. Bude vysvětleno, co by tato reputace měla vyjadřovat a jaké jsou možnosti jejího využití. Dále ukážu výsledky vybraných analýz týkajích se bezpečnostních problémů, např. se podíváme na dlouhodobý průběh počtu pokusů o zneužití zranitelnosti Heartbleed.
Ve své prezentaci se vrátím zpět do léta 2014 a postupně zrekapituluji celé období související s mojí podzimní stáží na University of Cambridge, včetně období před odjezdem na stáž a období po návratu domů. Kromě představení výzkumných úkolů, kterým jsem se na Univeristy of Cambridge věnoval, bude část prezentace zaměřena i na krátké shrnutí potřebných příprav před odjezdem, zhodnocení přínosu stáže a informování o současných aktivitách, které na uskutečněnou stáž přímo navazují.
Tématem příspěvku bude predikce dopravních veličin a dojezdových dob pomocí soft-computingových algoritmů. Příspěvek bude především zaměřen na hledání optimálního nastavení těchto metod pomocí multikriteriálních genetických algoritmů.
Metoda rozděl a panuj byla představena jako jeden z možných přístupů k řešení problému škálovatelnosti v evolučním návrhu obvodů. Složitý obvod je rozdělen na moduly, které jsou vyvíjeny odděleně. V této prezentaci je evoluce neinteragujících modulů nahrazena koevolučním algoritmem. Fitness každého modulu pak závisí na tom, jak dobře spolupracuje s ostatními moduly - moduly se během evoluce adaptují, aby pracovaly společně. V prezentaci bude uvedena případová studie evolučního návrhu pomocí kartézského genetického programování (CGP) v úloze návrhu přepínaného filtru, který byl rozdělen na modul obrazového filtru a modul detektoru šumu.
Neuroevolution is a powerful technique for training neural networks for tasks like reinforcement learning in which, because there are no output targets, gradient information for adapting the weights can be unreliable. This talk will introduce two methods for scaling up neuroevolution in order to move away from toy problems towards challenging high-dimensional continuous reinforcement learning problems: compressed network search that represents neural network weights indirectly as a set of frequency domain coefficients, which allow very large networks to be evolved by searching in low-dimensional coefficient space; and deep-convolutional pre-processors, that transform high-dimensional input to low-dimensional feature vectors that are sufficiently compact and can be used as an input for small recurrent neural network controller. The performance of the methods is demonstrated on controlling a race car to drive along a track using solely a high-dimensional visual input.
Jan Koutnik received his Ph.D. in computer science from the Czech Technical University at Prague in 2008. He works as machine learning researcher at The Swiss AI Lab IDSIA. His research is mainly focused on artificial neural networks, recurrent neural networks, evolutionary algorithms and deep-learning applied to reinforcement learning, control problems, image classification, handwriting and speech recognition.
Obvody FPGA sa využívajú v rôznych oblastiach, ako napríklad vo výskume vesmíru, v automobilovom priemysle, v sieových technológiách. Tieto obvody v poslednej dobe ponúkajú možnos rekonfigurácie svojich vybraných častí, kým ostatné časti môžu fungova bez prerušenia. Možnosti rekonfigurácie sú značne obmedzené príslušnými komerčnými softvérovými nástrojmi pre podpory rekonfigurácie.
Na seminári budú prezentované niektoré vybrané skúsenosti s rekonfiguráciou obvodov FPGA od Xilinx od základov až po možnostiach použitia metód reverzného inžinierstva na odhalenie nezdokumentovaného formátu konfiguračného toku. Bude sústredené na FPGA Xilinx Zynq, ktorej programovatežná logika je kompatibilná s Artix-7, Kintex-7 a Virtex-7. Prezentované možnosti a prístupy sú však použitežné aj pre iné FPGA od Xilinx, ako napríklad Virtex-5.
Táto práca je podporovaná projektom Excelentní mladí vědci na VUT v Brně (CZ.1.07/2.3.00/30.0039).
Mechanické systémy jsou stále častěji řízeny elektronickými řídicími jednotkami, na které jsou kladeny různé nároky z hlediska spolehlivosti. Velmi vysoké nároky jsou kladeny na řídicí elektroniku kritických systémů pracujících v prostředí s vyšší pravděpodobností výskytu poruchy, například vesmírné systémy, automobilový průmysl a podobně. Jednou z cest, jak zvýšit spolehlivost je navrhovat tyto systémy jako fault tolerant (FT), tedy systémy odolné proti poruchám.
V prezentaci bude představena vznikající platforma pro ověřování kvality FT metodik a vlivu poruch na elektro-mechanický systém řízený pomocí FPGA. Jako experimentální aplikace je použita řídicí jednotka robota pro hledání cesty v bludišti. Bude představen základní koncept této platformy, výsledky prvních experimentů bez aplikace FT metodik a následně také myšlenka rozšíření platformy o techniky funkční verifikace.
Proces generování testovacích stimulů se uplatňuje především ve funkční verifikaci, kde je zapotřebí ověřit správnost chování obvodu na obrovském množství vstupů, které má odhalit nekorektní chování obvodu a tím chybu v jeho návrhu. Funkční verifikace zabírá přibližně 70% procesu vývoje obvodu, proto jakékoliv zrychlení tohoto procesu je velmi žádoucí.
V této prezentaci bude vysvětlen základní princip univerzálního generování testovacích stimulů, založeného na dvou modelech - model popisu problému a constraint model. Dále bude ukázán příklad použití tohoto principu na generování programů pro procesor typu RISC a VLIW.
Kopule je prostředek statistického zpracování
dat, umožňující u vícerozměrného rozdělení pravděpodobnosti
oddělit výpočet marginálních rozdělení pravděpodobnosti od
určení struktury vzájemných závislostí. V prezentaci bude
stručně vysvětlen pojem kopule, ukázány jejich důležité
vlastnosti a představeny základní typy kopulí.
Migrace
modelů je jedním ze způsobů paralelizace výpočtu EDA. Její
podstatou je rozdělení celkové populace na několik subpopulací,
mezi kterými dochází k občasné interakci (posílání
pravděpodobnostního modelu). Tato modifikace zlepšuje konvergenci
výpočtu ve srovnání se sekvenční verzí.
Cartesian genetic programming (CGP) has been
successfully applied to a number of challenging problems. Recent
results showed that it can be used to design cryptography-relevant
Boolean functions. These functions have to be highly non-linear,
however, the non-linearity, if used as a fitness function, makes the
evolutionary algorithm computationally demanding. An innovative
approach to compute the non-linearity with respect to the scalability
of parallel implementation has been proposed and evaluated on the
Intel Xeon Phi Coprocessor.
Even though CGP has been known for
14 years, a lot of papers dealing with CGP modifications were
published in recent years (embedded CGP, self modifying CGP,
recurrent CGP, ...). In this presentation, the effect of a new
parameter-less mutation operator in CGP is evaluated in the task of
combinational circuits design. To speed up the evolutionary design of
complex circuits (e.g. multipliers), a new implementation of CGP with
2-output nodes is introduced.
V prezentaci představím projekt FastNet, jehož cílem je vytvořit knihovnu funkcí pro zpracování síového provozu s možností transparentní akcelerace v FPGA. Akceleraci v FPGA bude možné provádět dynamicky za běhu systému zejm. na základě jeho zatížení. Cílovou platformou jsou rekonfigurovatelné SoC obvody jako např. Xilinx Zynq a Altera SoCFPGA, které mají úzké propojení mezi procesory a FPGA.
The demo will show functionality and unique features
of FPGA design and hardware acceleration card with 100GE CFP2
interface (four 25Gb GTZ transceivers), Virtex-7 HT chip, QDR-IIIe
memories and PCI gen.3 x16 interface. The FPGA desing utilizes PCIe
bifurcation technology to join two PCIe gen.3 x8 endpoints to x16
PCIe slot. PCIe switch is not needed, which is unique and not
demonstrated yet. Moreover, fast DMA engine and optimized Linux
drivers were designed and implemented to achieve 100Gb data transfers
through PCIe bus with low CPU utilization (ring buffer, zero copy,
etc.). Network traffic can be distributed among multiple CPU cores
based on configurable hash functions. This means that the FPGA design
provides wire-speed packet capture to the host memory and can utilize
power of FPGA and CPU cores for various network monitoring
applications.
The demo will show how packets can be received at
100Gbps speed and captured to the host memory. Processing speed will
be demonstrated by counters and graphs showing generated, received
and captured (by SW) packets. We will also show load of CPU cores
during the packet capture for various packet lengths.
Na semináři bude vysvětleno, co na FIT rozumíme pod pojmem "teze dizertační práce", jak takové teze sepsat a jak se připravit na státní doktorskou zkoušku. Po prezentaci očekáváme diskuzi těch, kteří se chystají teze sepsat, s těmi, kteří již teze obhájili, a s těmi, kteří teze recenzují.
Evolučný návrh digitálnych obvodov využíva bio-inšpirované
metódy a algoritmy s ciežom nájs inovatívne riešenia. Obvody
FPGA sú populárnou platformou pre evolučný návrh, lebo (1)
umožnia vytvorenie kandidátnych riešení pomocou natívnej
rekonfigurácie (2) a ohodnotenie kandidátnych riešení je
rýchlejšie v FPGA ako v softvérových simulátoroch hardvéru.
Bola
navrhnutá nová architektúra pre evolučný návrh na platforme
Xilinx Zynq. Architektúra je rekonfigurovaná na nižšej úrovni,
ako to komerčné nástroje od výrobcu podporujú. Nová
architektúra a spôsob rekonfigurácie prinášajú značné
zrýchlenie evolúcie.
Navrhnutá architektúra bola použitá v
novej úlohe: na priebežnú syntézu hardvérových akcelerátorov
pre softvérové moduly. Navrhnutá metóda má tie výhody v
porovnaní s predchádzajúcimi aplikáciami evolučného návrhu, že
nie je potrebná oddelená fáza trénovania a správne (softvérové)
riešenie je k dispozícií a môže by naďalej použité, ak
evolúcia by nebola úspešná. Výhody v porovnaní s konvenčnými
metódami, ako napríklad syntézou na vysokej úrovni abstrakcie, sú
schopnos navrhova digitálne obvody priebežne v
rekonfigurovatežných vnorených systémoch, návrhy môžu by
samočinne adaptívne a je možné navrhnú kreatívne riešenia,
ktoré zvyčajne nie sú dostupné v prípade použitia konvenčných
metód.
Ďalej bol navrhnutý nový operátor mutácie, ktorý
zníži čas rekonfigurácie a tým zrýchli evolúciu. Mutácie sú
vykonané na nižšej úrovni abstrakcie ako predtým, čo rozšíri
problém možností, ale takisto môže umožni nájdenie
kvalitnejších riešení. Zníženie času rekonfigurácie je o
tožko dominantný nad väčšou množinou možností, že je možné
nájs kvalitnejšie riešenia za ten istý čas, ako
predtým.
Navrhnuté metódy boli vyhodnotené na probléme
návrhu obvodov pre filtrovanie obrazov. Experimentálne výsledky
demonštrujú výhody v porovnaní s predchádzajúcimi metódami s
ohžadom na rýchlos evolúcie a kvalitu navrhnutých riešení.
Táto
práca je podporovaná projektom Excelentní mladí vědci na VUT v
Brně (CZ.1.07/2.3.00/30.0039).
One of the most challenging problems encountered in hardware
design is functional verification of arithmetic circuits and data
paths. Boolean logic techniques based on binary decision diagrams
(BDDs) and satisfiability (SAT) solvers, cannot handle complex
arithmetic designs as they require ``bit-blasting'', flattening of
the design into bit-level netlists. Approaches that rely on computer
algebra and Satisfiability Modulo Theories (SMT) methods are either
too abstract to handle the bit-level nature of arithmetic designs or
require solving computationally expensive decision problems.
Similarly, theorem provers require a significant human interaction
and intimate knowledge of the design to guide the proof process.
This talk presents an algebraic approach to functional
verification of integer arithmetic circuits, using an original
Network Flow approach. The circuit is modeled as a bit-level network
composed of adders and logic gates and the computation performed by
the circuit is viewed as a flow of binary data through the network.
Functional correctness of an arithmetic circuit is solved by
transforming the symbolic expressions representing the flow at the
circuit inputs into a polynomial expression at the primary outputs,
and checking if the resulting expression matches the binary encoding
at the primary outputs. Experimental results show application of the
method to certain classes of large arithmetic circuits.
Most implementations of Cartesian genetic programming (CGP) which can be found in the literature are sequential. However, solving complex design problems by means of genetic programming requires parallel implementation of both the search algorithm and the fitness function. Therefore we deal with the design of a highly optimized implementation of CGP with a great scalability. Several sequential implementations of CGP have been analyzed and the effect of various additional optimizations has been investigated. Furthermore, the parallelism at the instruction, data, thread and process level has been applied in order to take advantage of modern processor architectures and computer clusters. The performance has been evaluated in the task of evolutionary circuit design and bent Boolean function synthesis.
Current high-speed network monitoring systems focus more and more on the data from the application layers. Flow data is usually enriched by the information from HTTP, DNS and other protocols. The increasing speed of the network links, together with the time consuming application protocol parsing, require a new way of hardware acceleration. Therefore we propose a new concept of hardware acceleration for flexible flow-based application level monitoring which we call Software Defined Monitoring (SDM). The concept relies on smart monitoring tasks implemented in the software in conjunction with a configurable hardware accelerator. The hardware accelerator is an application-specific processor tailored to stateful flow processing. The monitoring tasks reside in the software and can easily control the level of detail retained by the hardware for each flow. This way the measurement of bulk/uninteresting traffic is offloaded to the hardware while the advanced monitoring over the interesting traffic is performed in the software. The proposed concept allows one to create flexible monitoring systems capable of deep packet inspection at high throughput. Our pilot implementation in FPGA is able to perform a 100Gb/s flow traffic measurement augmented by a selected application-level protocol parsing.
Kopule je prostředek statistického zpracování
dat, umožňující u vícerozměrného rozdělení pravděpodobnosti
oddělit výpočet marginálních rozdělení pravděpodobnosti od
určení struktury vzájemných závislostí.
V prezentaci bude
stručně vysvětlen pojem kopule, ukázány jejich důležité
vlastnosti a představeny základní typy kopulí. Na příkladu
dvojrozměrné Gaussovy kopule bude ukázán postup vzorkování
náhodného vektoru z kopulační funkce a ukázáno použití v
pravděpodobnostních evolučních algoritmech.
Prezentace je chápána jako přehledové uvedení do oblasti. Kromě klíčových témat a problémů budou v prezentaci představeny základní typy RT systémů, dále pak principy realizace RT systémů prostředky operačních systémů (OS) určených pro práci v reálném čase (RTOS). Mj. bude zdůrazněn rozdíl mezi RT zpracováním a zpracováním za běhu, mezi RT systémy spouštěnými časem a událostmi, mezi konvenčními OS a RTOS a bude zůrazněna klíčovost role plánovače a mechanismu přiřazování priorit. Na závěr prezentace se, v souvislosti s RT systémy, pokusím přehledově shrnout vybraná vědeckovýzkumná témata realizovaná na ÚPSY v letech 2011+ a představit výběr několika, z pohledu publikovatelnosti i praktické použitelnosti, zajímavých problémů k budoucímu řešení.
Zavedení počítačových technologií na finanční trhy s sebou přineslo nové způsoby obchodování a vydělávání peněz. Rozvíjí se zejména algoritmické obchodování, které vyžaduje snižování latence systémů pro elektronické obchodování. Čistě softwarová řešení dosáhla v této oblasti svých technologických limitů a je tedy nutné některé časově kritické operace akcelerovat v hardware pomocí FPGA. Prezentace se bude zabývat současným stavem poznání v oblasti akcelerace systémů pro obchodování na burze. Dále budou diskutovány slabé stránky současných řešení a bude představena nová hardwarová architektura s kukaččím hašováním, která na základě zpráv přicházejících z burzy udržuje aktuální knihu s nejlepšími cenami.
Neustály rozvoj počítačových sietí a Internetu
kladie stále nové a prísnejšie požiadavky na ich správu.
Množstvo služieb sa stáva stále viac závislých na ich
dostupnosti užívatežom. Internetové útoky sa tiež neustále
rozvíjajú, a to kvalitatívne aj kvantitatívne. Rastúca tendencia
útokov neobišla ani službu DNS, ktorej popularita použitia na
škodlivé účely stúpa. Práca sa sústreďuje na využitie
výsledkov detekcie z dát rôzneho typu, ktoré môžu navyše
pochádza z rôznych zdrojov. Hlavnými kritériami práce je
zlepšenie presnosti a rýchlosti detekcie.
Prezentácia sa bude
zaobera zvyšujúcou sa potrebou riešenia neustále stúpajúceho
počtu bezpečnostných incidentov a výskytu anomálií so zneužitím
DNS. Následne bude definovaný ciež mojej dizertačnej práce.
Prezentácia bude pokračova prehžadom mojej doterajšej činnosti
a vymedzením časového plánu pre ďalšie kroky k dosiahnutiu
cieža práce.
S rozvojem datových center, nárůstem přenosu
multimediálních dat a přesouváním aplikací do cloudu dochází
k postupnému zvyšování kapacity páteřních linek a začíná se
postupně nasazovat technologie 100 Gb Ethernetu. Vysoké přenosové
rychlosti ale kladou značné nároky na rychlost zpracování. Pro
přesné měření je nutné na 100Gb lince zpracovat každý paket
do 5ns. Navíc řada problémů a bezpečnostních incidentů je dnes
na aplikační úrovni, což vyžaduje hloubkovou analýzu paketů
(DPI - Deep Packet Inspection) a vede k dalšímu nárůstu požadavků
na výpočetní výkon.
V rámci prezentace bude představena
jedna z prvních 100 Gb akceleračních karet postavená na
technologii Virtex-7 HT s 25 Gb sériovými kanály. Bude ukázáno
několik případu použití karty v prostředí páteřní sítě a
datového centra a k nim navržené a vyvinuté algoritmy a
hardwarové architektury zajišující zpracování na rychlosti
100 Gb. Na závěr bude představen koncept Softwarově Definovaného
Monitorování (SDM), který umožňuje efektivně řešit hloubkovou
analýzu paketů i pro takto vysoké rychlosti síových linek.
Kybernetické útoky v počítačové síti neustále
rostou co do počtu i rozmanitosti. Dáme-li do souvislosti
nepřátelské síové prostředí s dalšími trendy jako jsou
migrace služeb do sítě (cloudové služby), připojování
čehokoliv do sítě (Internet of Things), vzniká vysoké riziko
kybernetických hrozeb a jejich závažných následků. Jednotlivé
subjekty (poskytovatelé připojení, instituce, domácnosti) často
nemají dostatečné finanční, technické a personální prostředky
pro systematické řešení síové bezpečnosti. Z bezpečnostního
a z ekonomického pohledu je nutné přejít na poskytování
bezpečnosti formou služby, která dovolí centralizovaně řešit
síovou bezpečnost na daleko vyšší technologické a znalostní
úrovni.
Prezentace se bude zabývat určením směrů výzkumů
a inovací v několika ortogonálních oblastech síové
bezpečnosti. Především se jedná o aplikačně specifické útoky,
rychlé zpracování velkého množství dat, online detekce útoků,
korelace výsledků a rychlá obrana. Pouze kombinací těchto směrů
bude možné vybudovat komplexní a přesnou službu pro síovou
bezpečnost pro horizont 2020.
V rámci semináře budou představeny dvě techniky efektivní reprezentace přechodových funkcí pro evoluční návrh celulárních automatů. Zatímco první technika je založena na využití instrukcí popisujících algoritmus přechodové funkce (tj. funkce jednoznačně definující chování celulárního automatu), v druhém přístupu je přechodová funkce reprezentována sadou tzv. podmíněně aplikovaných pravidel. Součástí prezentace budou výsledky experimentů evolučního návrhu dvojrozměrných uniformích celulárních automatů realizujících replikaci netriviálních struktur a výpočty aritmetických operací. Na závěr budou shrnuty přednosti a nevýhody navržených technik a nastíněny možnosti dalšího výzkumu.
Genom v jedné z možných definic je chemicky kódovaná množina instrukcí, kterými se řídí život buněk a celých organismů v období jejich života. Genomy si živé systémy odevzdávají s pokolení na pokolení formou obyčejných dceřiných buněk, popřípadě specializovanými spórami nebo pohlavními buňkami. Genomy dnes známých organizmů prošli a stále procházejí různě rychlými a vzájemně se doplňujícími změnami, způsobenými přirozeným výběrem v populaci, jakož i existencí mechanismů, které zvyšují dynamiku změn jako reakci na prostředí. Kromě bodových mutací a celogenomové rekombinace se jedná například o chyby v kopírování tandemových repetic, aktivitu transpozonů - mobilní DNA, epigenetické (mimo sekvenci DNA) změny a přítomnost či absence pohlavní reprodukce. Poskytnu přehled dnes známých genetických a buněčných mechanismů, které zaručují, že živá buňka dokáže optimalizovat svou funkci, přežít a fungovat ve velkém rozsahu parametrů prostředí.
Genom v jedné z možných definic je chemicky kódovaná množina instrukcí, kterými se řídí život buněk a celých organismů v období jejich života. Genomy si živé systémy odevzdávají s pokolení na pokolení formou obyčejných dceřiných buněk, popřípadě specializovanými spórami nebo pohlavními buňkami. Genomy dnes známých organizmů prošli a stále procházejí různě rychlými a vzájemně se doplňujícími změnami, způsobenými přirozeným výběrem v populaci, jakož i existencí mechanismů, které zvyšují dynamiku změn jako reakci na prostředí. Kromě bodových mutací a celogenomové rekombinace se jedná například o chyby v kopírování tandemových repetic, aktivitu transpozonů - mobilní DNA, epigenetické (mimo sekvenci DNA) změny a přítomnost či absence pohlavní reprodukce. Poskytnu přehled dnes známých genetických a buněčných mechanismů, které zaručují, že živá buňka dokáže optimalizovat svou funkci, přežít a fungovat ve velkém rozsahu parametrů prostředí.
Účelom funkčnej verifikácie je overovanie korektnosti hardwarových systémov vzhžadom na danú špecifikáciu. V súčasnosti tvorí funkčná verifikácia jednu z najvýznamnejších etáp pri vývoji hardware, ale stále je tu priestor pre optimalizáciu. Jednou z týchto optimalizácií je automatické dosiahnutie dostatočne vysokého pokrytia kžúčových vlastností verifikovaného systému prostredníctvom generovaných vstupov. V prezentácii bude predstavená jedna z techník, ako toho dosiahnu, a to pomocou genetického algoritmu.
Cévní mozková příhoda (CMP) je náhle se
rozvíjející postižení určitého okrsku mozkové tkáně vzniklé
poruchou jejího prokrvení. Jedná se o akutní stav, vyžadující
neodkladnou lékařkou péčí, který nezřídka končí vážnými
trvalými následky či smrtí. Jednou z častých příčin CMP je
ruptura aneurysma vedoucí k nitrolebečnímu krvácení končící
smrtí až v 90% případů. Účinnou technikou ošetření
aneurismatu je zavedení stentu a vyztužení stěny poškozené
cévy.
Mezí hlavní problémy současné intrakraniální
angioplastiky je určení míry rizika prasknutí daného aneurismatu
a naléhavosti jeho ošetření. Za tímto účelem vznikl simulační
kód HemeLB, který pomocí numerické simulace proudění krve
cévním systémem mozku dokáže určit míru rizika prasknutí.
V
rámci semináře bych rád představil simulační kód HemeLB, jenž
je vyvíjen v Centre for Computational Science, University College
London, kde jsem byl na šesti-měsíčním post-doc. HemeLB je
vysoce paralelní kód pro simulaci dynamiky kapalin (CFD), jenž se
zaměřuje na řídké domény (cévní systém v mozku). Pro
simulaci se využívá metoda Lattice-Boltzman, což je v podstatě
jednoduchý celulární automat. Díky tomu dokáže HemeLB efektivně
využívat až 32.000 výpočetních jader. Abychom však byli
schopni simulovat činnost celého neurovaskulárního systému v
rámci několika srdečních tepů v klinicky relevantních časech
(méně než 1h), je nutné dosáhnout škálovatelnosti na zhruba 1
milion výpočetních jader.
V rámci pobytu v CCS jsem věnoval
dvěma oblastem: (1) Efektivnímu využití SIMD jednotek moderních
procesorů (SSE, AVX), (2) Rovnoměrnému rozložením výpočetní a
komunikační zátěže mezi jednotlivá výpočetní jádra. V rámci
semináře budou představeny výsledky dosažené v obou těchto
oblastech, změřené na superpočítači HECToR v EPCC Edinburgh, a
zaslané na konferenci EASC.
V prezentaci bude uveden aktuální stav řešení disertační práce na téma "Návrh a optimalizace obrazových klasifikátorů". Práce řeší problematiku automatické syntézy AdaBoost klasifikátoru pro FPGA technologii.
Parametry generovaných klasifikátorů jsou nastaveny tak, aby výsledný klasifikátor splňoval požadavky na kvalitu klasifikace a současně spotřebovával co nejmenší množství zdrojů. Jsou tak vytvářeny velmi malé a velmi rychlé klasifikátory, které budou sloužit jako pre-processingové jednotky pro AdaBoost klasifikátory. V prezentaci bude blíže představena část práce, která se zabývá energetickou náročností řešení AdaBoost klasifikátoru s pre-procesingovými jednotkami ve srovnání s klasickým přístupem. V závěru práce budou prezentovány aktivity spojené s doktorským studiem.
Evoluční návrh pomocí kartézského genetického programování (CGP) je obvykle výpočetně velmi náročnou metodou, při níž je typicky nejnáročnější proces výpočtu fitness. Dříve byla představena koevoluce podmnožin trénovacích vektorů v CGP jako metoda, pomocí níž lze dosáhnout snížení náročnosti a frekvence výpočtu fitness. V této prezentaci bude představena koevoluční technika výběru trénovacích vektorů pro evoluční návrh pomocí CGP v závislosti na schopnosti adaptace fitness v populaci kartézských programů.
V příspěvku bude prezentován současný stav řešení disertační práce na téma automatické detekce nežádoucího síového provozu. Nejdříve bude stručně shrnuta problematika analýzy síového provozu. Poté bude představena aktuálně řešená oblast korelace a agregace výsledků z různých detektorů a udržování reputace jednotlivých IP adres. Na závěr budou představeny plány dalšího směřování disertační práce.
V příspěvku bude prezentována metodika pro návrh sytémů odolných proti poruchám (FT) v FPGA do omezeného implementačního prostoru, která bere v úvahu výskyt přechodných i trvalých poruch. Využívá přitom částečnou dynamickou rekonfiguraci, kterou je možné za běhu opravit část FPGA s přechodnou poruchou a v případě trvalé poruchy změnit typ použitého FT systému na takový, který bude méně náročný na zdroje a nebude využívat část FPGA s poruchou. Metodika ja založena na použití předkompilovaných konfigurací FPGA, které jsou uloženy v externí paměti. Pro redukci jejich počtu je využita metoda relokace konfigurační posloupnosti. V závěru bude prezentováno shrnutí aktivit spojených s doktorským studiem.
Příspěvek stručně představí architekturu NFA-Split a uvede optimalizace této architektury. Bude představeno snížení časové složitosti konstrukce architektury NFA-Split, snížení počtu spotřebovaných pamětí BRAM a optimalizace umístění částí NKA v deterministických částech. Na závěr bude představeno další směřování práce.
Prezentace bude přibližovat současný stav řešení disertační práce zaměřené na využití obvodů FPGA v oblasti směrování v páteřních sítích. Krátce budou shrnuty výsledky práce na optimalizaci paměové náročnosti operace vyhledání nejdelšího shodného prefixu. Dále pak bude představena aktuálně řešená oblast sledování dynamických vlastností směrovacích tabulek páteřních směrovačů. Závěr prezentace bude věnován shrnutí aktivit spojených s doktorským studiem.
Evolučný návrh využíva bio-inšpirované metódy s ciežom nájs inovatívne riešenia (digitálne obvody). Obvody FPGA je možno považova za najpopulárnejšiu a najúspešnejšiu platformu pre evolučný návrh. Aktuálny výskum v oblasti zahrňuje použitie virtuálnej a natívnej rekonfigurácie. Oba tieto prístupy majú svoje nevýhody. Prístup založený na virtuálnej rekonfigurácii sa vyznačuje pomalším vyhodnotením kandidátnych obvodov a natívna rekonfigurácia je pomalšia.
Na seminári bude predstavená nová hybridná metóda, ktorá spojí výhody a limituje nevýhody virtuálnej a natívnej rekonfigurácie. Hlavným prínosom práce je nová architektúra pre evolučný hardvér na novej platforme Xilinx Zynq, ktorá je rekonfigurovaná na jemnejšej úrovni, ako to komerčné nástroje od výrobcu podporujú. Nová architektúra a spôsob rekonfigurácie prinášajú okrem zníženia plochy aj značné zrýchlenie (rekonfigurácie a vyhodnotenia kandidátnych obvodov). Navrhnutá architektúra je vyhodnotená na probléme návrhu obvodov pre filtrovanie obrazov. Experimentálne výsledky demonštrujú lepšiu kvalitu v porovnaní s predchádzajúcimi metódami s ohžadom na rýchlos evolúcie, vežkos plochy na čipe a flexibilitu.
Na základe týchto posledných výsledkov bola uskutočnená spolupráca s výskumným týmom z CEI UPM (Madrid, panielsko). V rámci spolupráce a dvojmesačnej stáže v Madride (za podpory projektu CZ.1.07/2.3.00/30.0039 - Excelentní mladí vědci na VUT v Brně) vznikol nový digitálny systém na platforme Xilinx Virtex-5 pre evolučný návrh. Bola vyvinutá nová základná jednotka spracovania a hardvérový návrh pre rýchlu rekonfiguráciu týchto jednotiek. Rýchla rekonfigurácia je umožnená generovaním konfiguračného reazca v obvode FPGA, a to rýchlejšie, ako komerčné návrhárske nástroje umožnia na výkonných osobných počítačoch. Navrhnutá nová metóda ďalej zlepšuje rýchlos evolúcie, znižuje plochu na čipe a zvyšuje flexibilitu systémov pre evolučný návrh.
Výuka technických či hardwarově zaměřených
předmětů má na FIT VUT v Brně dlouholetou tradici. Díky tomu,
že v minulosti byla do výuky nasazena platforma FITkit, získali
studenti možnost využít teoretické poznatky a prakticky si
vyzkoušet implementaci nejen softwarových, ale taktéž
hardwarových projektů či dokonce komplexnějších vestavěných
systémů. Takto si mohou do svého budoucího profesního života
odnést neocenitelné zkušenosti.
I když v průběhu času
došlo k několika drobným modifikacím, tak z dnešního pohledu je
zejména použitá součástková základna poplatná době vzniku
platformy FITkit a v mnohém již neodpovídá aktuálním potřebám
či trendům. Z těchto důvodů bylo v rámci ESF projektu
"Vzdělávání v IT pro praxi" přistoupeno k vývoji nové
generace pod kódovým označením Minerva. Obsahem prezentace bude
tedy nástin vývoje a technického řešení výukové a
experimentální platformy Minerva, za jejíž realizací stojí tým
z ÚPSY.
V prezentaci bude představena uSonda vyvíjená skupinou z ÚPSY na projektu "Moderní prostředky pro boj s kybernetickou kriminalitou na Internetu nové generace". uSonda slouží pro nasazení zákonného odposlechu síového provozu u menších poskytovatelů internetového připojení (ISP) nebo přímo do infrastruktury mezi ISP a koncového uživatele sítě. Na prezentaci bude popsán vývoj uSondy od prvotních plánu až po výslední prototyp.
Tématem příspěvku bude predikce intenzity dopravy, obsazenosti vozovky a průměrné rychlosti vozidel. Tyto veličiny je možné úspěšně predikovat pomocí algoritmů strojového učení, jako jsou neuronové sítě, nebo support vector regression. Příspěvek bude především zaměřen na hledání optimálního nastavení tohoto druhu algoritmů pomocí multikriteriálního genetického algoritmu.
V prezentaci bude ukázáno využití kd-tree a octree pro kompresi shlukových dat a odhalena pravděpodobná příčina nízké efektivity komprese. Následně bude pro ilustraci právě na quadtree ukázán jeden z možných a nových způsobů, jak tuto otázku řešit, by vlastní realizace se zatím vyznačuje vysokou režií zpracování.
V prezentaci budou popsána rozšíření systému pro souběžnou evoluci HW a SW aplikačně specifických mikroprogramových architektur. Nejvýznamnější rozšíření umožňuje oproti předchozí verzi systému vytvářet v HW části pomocí propojení dostupných modulů různé topologie. Dalším rozšířením je nový typ vstupního modulu, díky němuž lze vstupy zpracovávat v libovolném počtu samostatných datových toků. Tato dvě rozšíření dovolují evoluční návrh takových řešení, která v předchozí verzi systému nebyla realizovatelná. Na závěr prezentace budou představeny výsledky experimentů, na nichž bude prakticky předveden přínos zmíněných rozšíření.
V prezentaci budou shrnuty výsledky hodnocení vědy a výzkumu, kterých FIT dosáhla v předchozích letech. Bude stručně představena nová metodika pro hodnocení vědy a výzkumu, která byla schválena pro ČR. Tato prezentace již byla přednesena na výjezdním zasedání fakulty.
We present EvoCaches, a novel approach for implementing application-specific caches. The key innovation of EvoCaches is to make the function that maps memory addresses from the CPU address space to cache indices programmable. We support arbitrary, Boolean mapping functions that are implemented within a small reconfigurable logic fabric. For finding suitable cache mapping functions we rely on techniques from the evolvable hardware domain and utilize an evolutionary optimization procedure. We evaluate the use of EvoCaches in an embedded processor for two specific applications (JPEG and BZIP2 compression) with respect to execution time, cache miss rate and energy consumption. We show that the evolvable hardware approach for optimizing the cache functions not only significantly improves the cache performance for the training data used during optimization, but that the evolved mapping functions generalize very well. Compared to conventional cache architecture, EvoCaches applied to test data achieves a reduction in execution time of up to 14.31% for JPEG (10.98% for BZIP2), and in energy consumption by 16.43% for JPEG (10.70% for BZIP2). We conclude our presentation by outlining the challenges of the EvoCaches concept and presenting our current effort on implementing EvoCaches using a SPARC v8 based Leon 3 soft-core CPU.
The goal of computational systems biology is to develop models that can predict and explain unknown facts about the dynamics of biological systems, especially, non-trivial behaviour emerging from the interplay among the enormous number of individual biochemical components. The models are based on known first principles, wet-lab measurements, and existing hypotheses available in literature. A lot of information remains unknown, e.g., quantitative parameters such as rates of individual biochemical events. All the known or expected biological facts can be formalized in temporal logics. Model checking techniques known from formal verification can be then used to explore models with respect to a given set of temporal properties (dynamical constraints). The space of uncertainty in models can be then restricted by means of these constraints. This gives the modellers a powerful alternative to traditional parameter fitting methods. In this talk, an overview of applications of model checking to biological models will be given.
4.10.2013: Adam Crha, Ondřej Čekan,
Radek Hrbáček, Martin Hyrš
11.10.2013: Lukáš Kekely, Jakub
Podivínský, František Sedlář
18.10.2013: Jan Viktorin,
Martin Zamba, Drahoslav Záň, Radek Tesař
Samočinná oprava vnorených pamätí sa používa na zvýšenie výažnosti výroby systémov na čipe, kde sú v súčasnosti pamäte dominantným prvkom. Oprava je založená na zmene adresovania poruchových miest v pamätiach, namiesto nich sú adresované záložné miesta, a to na úrovni celých riadkov, stĺpcov alebo ich častí (blokov). Efektívne pridelenie záloh pri použití oboch typov záloh predstavuje NP úplný problém a riešia ho algoritmy opravy. V prezentácii sa budem venova stručnému prehžadu známych algoritmov opravy a porovnaniu ich vlastností a predstavím návrh nového algoritmu a dosiahnuté simulačné výsledky.
The goal of hyper-heuristics is to automate the design of heuristic methods used to solve hard optimization problems. Hyper-heuristics operate on the search space of heuristics, seeking for innovative search methods for a given optimization task. In this talk, we propose a Grammatical Evolution approach to the automatic design of Ant Colony Optimization algorithms. The grammar adopted by this framework has the ability to guide the learning of novel architectures, by rearranging components regularly found on human designed variants. Results obtained with the Traveling Salesperson Problem show that the evolved strategies are effective, exhibit a good generalization capability, and are competitive with human designed variants.
26.4. Kajan, Košař, Kadlček, Dvořák,
Tobola
3.5.: Korček, Slaný, aloudek, Petrlík,
Minařík
10.5.: Bartoš P., imková, Mičulka, Straka,
Szurman
17.5.: imek, Tříska, Kaštil, Kaštovský, Kováčik
24.5.: ikulová, ádník, Bartoš V., Mikušek, Matoušek
Prezentace představuje nové výsledky v oblasti AdaBoost klasifikátorů. Jsou v ní přestaveny nové výsledky z oblasti návrhu nových tvarů příznaků pro LBP klasifikátory pomocí evolučních technik. Druhá část prezentace se zaměřuje na automatickou syntézu klasifikátoru do FPGA a popisuje nejvýznamější prvky této architektury. Architektura je zaměřena na pre-processingovou jednotku, která je velmi rychlá a současně energeticky úsporná.
V příspěvku bude prezentována metodika pro návrh sytémů odolných proti poruchám (FT) v FPGA do omezeného implementačního prostoru, která bere v úvahu výskyt přechodných i trvalých poruch. Využívá přitom částečnou dynamickou rekonfiguraci, kterou je možné za běhu opravit část FPGA s přechodnou poruchou a v případě trvalé poruchy změnit typ použitého FT systému na takový, který bude méně náročný na zdroje a nebude využívat část FPGA s poruchou. Metodika ja založena na použití předkompilovaných konfigurací FPGA, které jsou uloženy v externí paměti.
Prezentácia bude zameraná na popis základných postupov pri verifikácii číslicových systémov a predstaví nové techniky akcelerácie a optimalizácie tohto procesu. Zároveň bude predstavený aj ciež dizertačnej práce, ktorým je tvorba komplexného modelu pokrytia vo funkčnej verifikácii, ktorý bude znovupoužitežný pri testovaní systému na nižších úrovniach abstrakcie a pri testovaní a lokalizácii porúch pochádzajúcich z jeho externého prostredia. Súčasou prezentácie bude aj zhrnutie doterajšej práce.
Kartézské genetické programování se používá v mnoha aplikačních doménách, jakou je například evoluční návrh obrazových filtrů. Evoluční návrh je obvykle výpočetně velmi náročnou metodou, při níž je typicky nejnáročnější proces výpočtu fitness. V této prezentaci bude představena koevoluce podmnožin trénovacích dat v kartézském genetickém programování (CGP) jako metoda, pomocí níž lze dosáhnout snížení náročnosti a frekvence výpočtu fitness.
V rámci semináře bych rád shrnul svůj dvouletý pobyt na Australské Národní Univerzitě (ANU), kde jsem se zabýval akcelerací a paralelizací simulace šíření ultrazvuku v měkkých tkáních na různých systémech počínaje běžným desktopy, NUMA servery, přes grafické karty až k superpočítačovým svazkům. Prezentace je zaměřena především na problémy a úskalí při implementaci a testovaní vysoce výkonných kódů a interpretaci a validaci výsledků, jenž simulace poskytuje. V závěru shrnu svoje dojmy a zážitky z dvou let pobytu "down under".
Prezentace bude zaměřena na úlohou vyhledání nejdelšího shodného prefixu v kontextu směrování v počítačových sítích. V první části budou představeny základní i pokročilé přístupy k řešení této úlohy včetně paralelních zřetězených architektur pro rekonfigurovatelné obvody. Ve druhé části představím výsledky své dosavadní práce v této oblasti a nastíním budoucí plány v rámci disertační práce.
Softcomputingové modely, jako jsou například neuronové sítě, support vector regression a evoluční algoritmy lze využít k predikci různých dopravních jevů. Příspěvek se zabývá predikcí počtu projetých vozidel, průměrné rychlosti, obsazenosti vozovky v určitém cestném úseku a predikci dojezdových dob. Výsledky jednotlivých metod jsou porovnány s využitím dat z reálného provozu. Dále budou představeny cíle disertační práce.
Asynchronous circuits prove to be more advantageous as compared to syn- chronous ones in, (a) they are more power ecient since they are activity driven, (b) they are less susceptible to eletromagnetic interference (EMI), and (c) they are (usually) immune to delay variations that might a ect the synchronous de- signs. On the other hand, apart from their high area overhead, they are said to be more vulnerable to transient faults: Since they always operate on (closed loop) handshaking, faulty transitions, at times, can easily lead to early comple- tion of the handshakes leading to the corruption of data, metastable behavior, and sometimes may even lead to deadlocks. Considering the continuous rise in soft error rate (SER) with the advancement of technology, we look into the design of transient fault tolerant (FT) asynchronous circuits: We explore the most widely adopted 4-phase bundled handshake protocol, and a simple proto- type of Networks-on-Chip (NoCs) makes our case study, since the latter have literally become the de facto standard for communication in complex Systems- on-Chip (SoC) architectures. Furthermore, the same application allows us to explore the possible failure scenarios (and subsequently address them) for as many asynchronous components as possible, since they cover a wide range of them, from simple asynchronous FIFOs to complex non-deterministic arbitra- tion circuits. Here we will discuss the design of asynchronous NoC, FT on-chip communication channels, and FT muller-pipelines, which make the control path for asynchronous FIFOs.
V prezentaci budou představeny mé dosavadní výsledky v oblasti metod pro analýzu síového provozu a detekci anomálií. Dále bude uveden další plánovaný postup mého výzkumu a cíl disertační práce. Tím bude především návrh nového typu IDS systému, založeného na udržovní statistických profilů provozu jednotlivých IP adres v síti. V těchto profilech jsou pak hledány anomálie, konkrétní útoky a neobvyklé změny v chování. I vzhledem k plánovanému nasazení ve velkých sítích s až miliony aktivními adresami není návrh a implementace takového systému triviální. Bude uvedeno několik očekávaných problémů spolu s návrhy na možná řešení.
Prezentace představí zamýšlený obsah tezí. Bude představena problematika vyhledávání řetězců popsaných regulárními výrazy a algoritmy založené na NKA a DKA. Dále budou popsány možnosti použití redukce NKA pro zmenšení velikosti implementace v FPGA. Na závěr budou uvedeny možnosti optimalizace hybridního přístupu NFA-split.
Náročné multimediální síové aplikace, jakými jsou např. pokročilá prostředí pro vzdálenou spolupráci, využívají datové toky o přenosových rychlostech řádově srovnatelných s kapacitami dostupných linek. Tyto aplikace také často využívají vícebodovou distribuci dat, obvykle zajišovanou náhradami multicastu na aplikační úrovni. V přednášce bude představen problém plánování náročných datových přenosů, tedy hledání cest pro výše zmíněné aplikace. Ten je řešen s předpokladem, že není známa fyzická topologie sítě, pouze end-to-end dosažitelnost jednotlivých aplikačních uzlů, a pro řešení je využita metoda celočíselného lineárního programování. Pro případy, kdy je známá část fyzické topologie sítě, bude představena také metoda, která pracuje se smíšenou reprezentací sítě na fyzické a aplikační úrovni.
Tématem prezentace je pokročilá injekce SEU poruch. V první části bude představen externí SEU injektor, který umožňuje vkládat SEU na libovolnou pozici v bitstreamu spolu se základním popisem bitstreamu FPGA typu Virtex5 a celé sedmé řady obvodů FPGA firmy Xilinx. Dále budou popsány možnosti jazyka XDL, který slouží pro popis systému v FPGA a knihovna rapidSmith, která umožňuje implementaci vlastních nástrojů pro generování XDL popisu systémů. V závěru bude demonstrován způsob využití knihovny rapidSmith pro zefektivnění procesu vkládání poruch do systému.
V přednášce bude představen koncept přibližného počítání (approximate computing) a využití evolučního návrhu pro automatickou konstrukci logických obvodů přibližně realizujících požadovanou funkci. Bude ukázáno, že pokud máme možnost tolerovat nepřesnosti ve výpočtech, mužeme významně ušetřit plochu a příkon nutný k provozu obvodu.
V prednášce bude představena platforma Xilinx Zynq. Hlavní pozornost bude věnována podpoře dynamické parciální rekonfigurace. Dále budou diskutovány možnosti realizace vyvíjejících se obvodu na této platformě.
V přednášce budou přehledně vysvětleny základní pojmy matematické fuzzy logiky, charakterizována její možná rozšíření a zmíněny existující aplikace.
Směrování je základní úlohou prováděnou na routerech při přenosu dat počítačovou sítí. Narůstající počet přidělených IP adres a zvyšující se přenosové rychlosti kladou vysoké nároky na výkon routerů při směrování. Výpočetně nejnáročnější částí procesu směrování je vyhledání nejdelšího prefixu ze směrovací tabulky, který odpovídá cílové IP adrese přenášených dat. Pro implementaci operace vyhledání nejdelšího shodného prefixu (Longest Prefix Matching, LPM) efektivní z pohledu rychlosti vyhledání a paměových nároků je třeba využít vlastností směrovacích tabulek daných pravidly pro přidělování IPv4 a IPv6 adres. V prezentaci proto budou představeny výsledky analýzy několika reálných sad IPv4 a IPv6 prefixů z páteřních routerů a budou nastíněny základní myšlenky pro budoucí efektivní implementaci operace LPM.
Přístup vyhledávání regulárních výrazů v FPGA NFA-split využívá paměti BRAM pro implementaci deterministických částí NKA. Paměti BRAM je však na FPGA pouze omezené množství a jejich použití pro vyhledávání RV může představovat v komplexním systému problém. Proto bude v prezentaci představen koncept mini-DKA. Mini-DKA jsou implementovány za pomoci omezeného množství LUT a množství těchto automatů implementuje deterministickou část NKA.
Systémy pro zákonné odposlechy v prostředí IP sítí umožňují vyšetřovacím orgánům sledování, zachytávání a analýzu činnosti vybraných osob podezřelých z trestné činnosti. Prezentace představí požadavky norem organizace ETSI pro systémy tohoto druhu, řešení architektury systému pro zákonné odposlechy, způsob komunikace mezi jednotlivými částmi a činnosti, které tento systém pokrývá pro plnění úloh spojených se sledováním síových aktivit. Systém pro zákonné odposlechy je na FIT vyvíjen v rámci projektu "Moderní prostředky pro boj s kybernetickou kriminalitou na Internetu nové generace".
Mikroskopické dopravní simulační modely se v oblasti dopravního inženýrství staly velice populární. Důvodem je zejména nárůst výkonu počítačů v poslední době. Avšak pro dosažení vysoké přesnosti a důvěryhodnosti simulací musí být před samotným nasazením simulací vykonána kalibrace a validace takovéhoto modelu. V příspěvku bude prezentována efektivní kalibrační metoda pro mikroskopický simulační model, který je založen na celulárním automatu. Pro jeho kalibraci je využit genetický algoritmus, za pomoci kterého je možné optimalizovat různé parametry mnohem lépe než dokáže dopravní inženýr. Navíc bude ukázáno, že je možné model překalibrovat na reálné data, které je možné získat ze standardních monitorovacích technologií (jako například indukční smyčky v našem případě).
Softcomputingové modely, jako jsou například neuronové sítě a support vector regression, lze využít k predikci různých dopravních jevů. Příspěvek se zabývá predikcí počtu projetých vozidel, průměrné rychlosti, obsazenosti vozovky v určitém cestném úseku a predikci dojezdových dob. Výsledky jednotlivých metod jsou porovnány s využitím dat z reálného provozu.
Technology scaling has advanced CMOS technology since sixties. Nevertheless, It is well recognized that such scaling has a physical end and it is getting closer to it. This talk will address this scaling and its impact on design, test and reliability of VLSI systems both for near and long terms. First the basics of scaling will be covered, together with its impact on integration density, performance and power. The technology outlook will be analyzed in order to extract the challenges wrt design, test and reliability both for near and long terms. IC realization process will be (re)defined while considering the technology trends. Possible ways for the realization of future systems will be discussed.
Testovanie parametrických vlastností polovodičových výrobkov sa stáva čoraz dôležitejším z dôsledku zavedenia nových výrobných technológií. Najdôležitejšou parametrickou vlastnosou je oneskorenie, čo sa modeluje poruchami oneskorení. Testovanie porúch oneskorení treba podpori vhodným návrhom, čo spôsobí značné zvýšenie plochy čipu najmä pri zložitejších systémoch akými sú napríklad systémy na čipe. Aplikovanie testu v týchto systémoch je náročný aj na čas, čo ďalej zvýši cenu testovania. Je možné použi aj také prístupy zabezpečenia testovatežnosti, ktoré si vyžadujú relatívne malú plochu, ale na úkor pokrytia porúch oneskorení. Na seminári budú predstavené poruchy oneskorení, budú uvedené možnosti podpory ich testovatežnosti a budú predstavené nové metódy, ktoré umožnia generova testy s vysokým pokrytím porúch oneskorení a krátkym časom aplikovania v logických obvodoch s nízkou prídavnou plochou testovatežnosti.
Cartesian Genetic Programming (CGP) is a graph based form of Genetic Programming. A generalization of CGP has been devised called Self-modifying CGP (SMCGP). SMCGP is a developmental form of CGP that changes over time by modifying its own phenotype during execution of the evolved program. This is done by the inclusion of self-modification operators in the function set. The talk will discuss the application of the technique on several different design, sequence generation and regression problems. It is shown that SMCGP can evolve solutions to problems that cannot be solved using CGP and also can provide general solutions to classes of problems.
4.5. Bartos V., Kajan, Korcek, Kosar, Minarik
11.5.
Bartos P., Kastil, Matousek, Miculka, Straka
18.5. Tobola, Pus,
Slany, Petrlik, Sikulova
24.5. Kastovsky, Novotnak, Pospichal,
Starecek, Vasicek, Mikusek
24.5. Simek, Simkova, Triska,
Kadlcek, Zaloudek, Zadnik
In recent years, focus of business world has been moved towards the Internet. Web applications provide a generous interface non-stop thus offering to malicious users a wide spectrum of possible attacks. Consequently, the security of web applications has become a crucial issue. The state-of-the-art tools for bug discovery in languages used for web-application development, such as PHP, suffer from a relatively high false-positive rate and low coverage of real errors; this is caused mainly by unprecise modeling of dynamic features of such languages and path-insensivity of the tools. In this talk, we will present our approach to path-insensitive static analysis of PHP. We will show how it deals with dynamic nature of PHP, rich user input, focus on strings and weakly defined semantics of PHP. We will also show how we gain information from static analysis to detect vulnerabilities and how we reduce false-alarms by path-sensitive validation of vulnerabilities.
During its evolution, a typical software undergoes a myriad of small changes. However, it is very costly or simply infeasible to verify each new version from scratch. As a remedy to this issue, we proposed to use function summaries to enable incremental verification of the evolving software. During verification of the original version, our approach computes function summaries using Craig's interpolation. Later, these summaries are used to perform an incremental check of the new version. Benefit of this approach is that the cost of the check depends on the extent of the change between the two versions. Thus checking small changes with little impact is cheap.
Práca sa zaoberá problematikou aplikácie expertných systémov v architektúrach vnorených systémov. V práci navrhujeme architektúry vhodné pre implementáciu expertných vnorených systémov a vytvárame univerzálnu reprezentáciu báz znalostí expertných vnorených systémov. Navrhujeme dva prístupy k realizácii hardvérovej akcelerácie inferenčného procesu v expertných vnorených systémoch. Experimentálne overujeme vhodnos jednej z navrhnutých metód akcelerácie pre použitie v expertných vnorených systémoch a poukazujeme na jej podstatný príspevok k zrýchleniu inferenčného procesu. Vychádzajúc z vykonaných experimentov a nadobudnutých skúseností formulujeme súbor základných pravidiel pre implementáciu expertných systémov vo vnorených systémoch. Navrhnutý koncept hardvérovej akcelerácie pomocou samostatného výpočtu inferencie umožňuje implementáciu expertných systémov aj v architektúrach vnorených systémov, kde to doteraz nebolo možné, čím poskytuje možnosti pre ďalšie rozšírenie inteligentných vnorených systémov.
V rámci semináře bych Vás rád seznámil s výsledky své výzkumné činnosti v rámci post-doc pobytu na ANU, Canberra. Po ročním pobytu jsem načerpal spoustu znalostí a zkušeností z oblasti High Performance Computing a práce na multi-GPU clusteru a na super-počítači s 12k jádry. Nejprve se budu věnovat simulaci šíření ultrazvukových vln v živých tkáních. Tato práce má velké využití při neinvazivní léčbě např. devitalizací nádorů, rozbíjení ledvinových kamenů, uvolňování sraženin a diagnostice. Realistické simulace však vyžadují obrovské datové množiny v řádu TB, vysoký procesorový výkon a paměovou propustnost. Zde nastupuje HPC a honba za vyšším výkonem. Druhou část semináře bych rád věnoval výzkumu v oblasti evolučních algoritmů, především v jejich akceleraci pomocí clusteru GPU. Představím novou implementaci genetického algoritmu využívající granularitu na úrovni WARPů. Dále se zaměřím na ostrovní model GA, který umožňuje využít clusteru GPU a dosahuje velice zajímavé výkonnosti. Třetí část bude krátký komentář k pedagogickému působení na ANU, k životu down under a plánu na druhou polovinu mého pobytu.
Pro detekci anomalií v síovém provozu bylo v literatuře navrženo množství různých přístpů, hodnocení kvality jednotlivých metod a jejich vzájemné srovnávání je však velmi problematické. V prezentaci bude stručně popsáno několik takových metod a bude představena myšlenka frameworku/knihovny pro usnadnění výzkumu v oblasti detekce anomálií. Knihovna bude mimo jiné obsahovat vzorovou implementaci několika metod a anotovaná testovací data, která umožní jejich vzájemné srovnávání. Dále bude představena zcela nová metoda založená na sledování flow cache hit ratio, na níž v současnosti pracuji.
Složitost rekonfigurovatelných zařízení dosáhla úrovně, kdy návrháři systémů pro tato zažízení nejsou schopní, s pomocí jazyků pro popis HW a současných vývojových nástrojů, plně využít jejich potenciál. Prezentace nastíní jeden z možných přístupů k řešení tohoto problému pomocí implementace API umožňujícího HW akceleraci úloh nad síovými daty (vyhledání nejdelšího společného prefixu, filtrace, šifrování, aj.).
Funkčná verifikácia je v súčasnosti jednou z najpoužívanejších techník pre verifikáciu hardwarových systémov. S výhodou sa dá uplatni aj v oblasti návrhu systémov odolných voči poruchám, kde umožňuje jednak overi korektnos komponent, ktoré zaisujú vysokú spožahlivos týchto systémov, ako aj rýchlo otestova kvalitu použitých techník a ich súčinnos.
Koevoluce podmnožin trénovacích dat v kartézském genetickém programování (CGP) je metoda, pomocí níž lze dosáhnout snížení náročnosti a frekvence výpočtu fitness. V této prezentaci bude představena koevoluce v CGP jako metoda akcelerace v úloze evolučního návrhu nelineárních filtrů, jejichž úkolem je vylepšit kvalitu obrazu degradovaného impulzním šumem.
V prezentácií bude predstavená platforma pre mikrosondu, ktorá je vyvíjaná na FIT VUT v rámci projektu "Moderní prostředky pro boj s kybernetickou kriminalitou na Internetu nové generace". Ide o vstavanú platformu navrhnutú s ohžadom na nízku spotrebu, kde po analýze dostupných riešení bolo ako hlavný výpočtový prvok zvolené najvýkonnejšie FPGA typu Xilinx Spratan-6. Okrem konfiguračného procesoru Xilinx MicroBlaze s operačným systémom Linux bude FPGA obsahova i výkonnú procesnú linku určenú na spracovanie sieových paketov na plnej rýchlosti monitorovanej linky. Platforma obsahuje štyri 1 Gbps Ethernetové porty, ďalej celkom 512 MB pamäti typu DDR3, USB 3.0 rozhranie, slot na mikro SD/SDHC karty a mnoho iných periférií. Vývoj pre platformu prebieha kompletne v prostredí Xilinx EDK/SDK.
Zátěžové mapy obsahují počet projetých vozidel na jednotlivých komunikacích dané oblasti za určitý čas. Měření je obvykle prováděno manuálně lidmi v terénu. V rámci měření nebývají pokryty veškeré komunikace dané oblasti a vzniká potřeba určit chybějící hodnoty na základě ostatních údajů. Pro výpočet chybějících hodnot lze použít metodu založenou na genetických algoritmech. Tato metoda bude srovnána s metodou založenou na kvadratickém programování a budou porovnány výhody a nevýhody obou řešení.
V prezentaci bude představena problematika rychlého algoritmického obchodování na burze. Z technického pohledu se jedná o návrh síového zařízení a rozhodovací logiky s důrazem na co nejnižší latenci. Současné systémy dosahují odezvy okolo 10 mikrosekund s využitím akceleračních karet a obecných procesorů. Předpokládá se, že úspěšný přesun celého řetězce do FPGA přinese podstatné snížení latence a tím i značné zisky při obchodování na burze. Takové řešení však zřejmě ještě nebylo v praxi nasazeno.
Sledování stavů síových toků umožňuje síovým zařízením vykonávat komplexní operace nad procházejícími daty. Sledování toků lze nalézt ve směrovačích, kde sledování slouží pro dodržení kvality služby, pro překlad IP adres (NAT-network address translation) a k akceleraci samotného směrování. Filtrovací zařízení sledují stavy toků, aby byly schopné zabránit neoprávněným přístupům do chráněné sítě a naopak propustit povolenou komunikaci. Rovněž systémy pro detekci útoků a škodlivého provozu sledují stavy toků, aby byly schopny odhalit škodlivý provoz (například podezřelé řetězce rozdělené do více paketů). V neposlední řadě jsou toky sledovány pomocí síových sond a výsledky tohoto sledování jsou nepostradatelnou součástí při správě, plánování a ochraně počítačové sítě. Díky rostoucímu počtu uživatelů a služeb je počet současně aktivních toků na síti velmi vysoký. Zároveň sledování stavů toků vyžaduje aktualizaci uloženého stavu s příchodem každého paketu. Vzhledem k těmto dvěma protichůdným požadavkům je kritickým místem při sledování pamě. Nejrozšířenějším řešením nedostupnosti velké a rychlé paměti je tvorba hierachie pamětí. Pamě na nejnižší úrovni označovaná jako cache toků (flow cache) je dostatečně rychlá nicméně její kapacita je limitovaná. Správa této cache hraje důležitou roli z pohledu jejího efektivního využití, které ovlivňuje výkonnost celého systému. V rámci semináře budou prezentovány výsledky experimentů, které jsou zaměřeny na návrh správy cache toků pomocí genetického algoritmu. Cílem je překonat stávající správy pamětí.
FATAL project is devoted to the foundations of a framework for modeling and analysis of fault-tolerant asynchronous digital circuits. Overall, FATAL's aim is to contribute to a "Theory of Dependable VLSI", which is still a major challenge. Our primary focus is asynchronous circuits, backed up by the fact that, ultimately operation of any combinational logic gate is inherently asynchronous. We present the aims and current status of our efforts on developing suitable failure models for radiation-induced transient faults in asynchronous digital circuits. Our approach rests on a chain of simulation models, which are primarily used for validating and calibrating candidate models at the next level of abstraction: Micro-beam radiation experiments are used for calibrating 3D TCAD device simulation models of our circuits of interest, which include Muller C-elements and elastic pipelines. The 3D models, in turn, are used for calibrating appropriate Spice models, which are finally the right tools for systematically exploring candidates for the sought digital failure models. We will also present the current spice model and its need for refinement. The main focus of this presentation will be on the design and the pre-fabrication analysis of a custom FRad chip (Digital Radiation Target Chip), which shall be used for final model validation via longterm experiments. We present the architecture of the selected radiation target circuits along with the required on-chip measurement infrastructure. Major challenges result from the fact that the latter must operate reliably under the same radiation conditions the target circuits are exposed to, without taking away too much of the precious die area from the targets. We will present results from our Spice-based fault injections experiments, which demonstrate that the proposed FRad architecture will indeed come up to our expectations.
2.12.: M. Kajan, V. Košař
9.12.: L. Mičulka,
V. Tříska
16.12.: M. Minařík, F. Kadlček
OpenFlow has recently been proposed as a switching paradigm that allows a network or data center operator to arbitrarily control routing without being constrained by the existing protocols. However, despite it offers a wide flexibility for intelligently tweaking network routing, OpenFlow seems to be slightly limiting with respect to other classes of network functionalities which may equally benefit from the smart switches. An examples thereof are network monitoring applications which may use an OpenFlow switch as a demultiplexer in order to dispatch packets and flows to an array of software based sensors. Another useful appliance would be an application-aware switch, which may demultiplex packets based on a the presence of a certain pattern in their payload (in turn, revealing a particular network based application). We propose a novel switching architecture which, unlike OpenFlow, is based on regular expressions. Such a different approach allows to define a flow in a very flexible way: each field of the packet can be ``wildcarded'' or assigned a set of alternative values (by OR--ing together several expressions) and, if needed, the definition may also describe patterns observed in the payload. Let us for example assume that all RTP traffic needs to be forwarded through a given port: as RTP port numbers are notoriously dynamically assigned, that cannot be achieved by just observing the OpenFlow 10-tuple. However it is easy to specify in terms of regular expressions the patterns in the payload that reveal the presence of RTP streams.
Rychlost běhu mnoha CUDA kernelů je omezena rychlostí globální paměti. Sdílí-li však jednotlivé kernely některé paměové přenosy, lze je za určitých okolností sloučit a data předávat pomocí rychlejších lokálních pamětí. Takováto fúze kernelů je však často aplikačně závislá, její znovupoužitelnost je tedy omezená. Navíc je pro větší množství kernelů obtížné rozhodnout, které skupiny by spolu měly být pro maximalizaci výkonu fúzovány. V prezentaci se budeme zabývat metodou fúzování kernelů a vztahem fůzí k výkonu GPU. Dále si představíme, jak fúze kernelů automatizovat -- od průzkumu prostoru všech korektních fúzí, přes výběr slibných fúzí pomocí metriky pro odhad výkonu až po generování výsledného kódu. Na závěr budou prezentovány dosažené výsledky.
In this talk Peter Bentley will describe three research projects in the domain of medical computing. The first is the use of machine learning for neuropathology. The second is the story of his number one best selling iphone app: iStethoscope Pro, and how it has crowd-sourced data for research. The third is a summary of the EU Flagship project, "IT Future of Medicine" which aims to create personalised medicine by combining high performance computing and many types of modelling across Europe, in a 1Bn EUR project.
V této prezentaci bych se s Vámi rád podělil o svoje zážitky, úspěchy i trapasy spojené s přípravou, samotnou cestou a stěhováním, a nástupem na Australskou Národní Univerzitu v Canberra. V rámci prezentace bych také rád představil ANU College of Engineering and Computer Science, kde v současné době působím jako post-doc research fellow v oblasti masivně paralelních výpočtů a GPGPU. Prezentace bude doplněna o řadu fotek a zajímavostí, které jsem za prvních 10 týdnů svého pobytu nasbíral.
29.4.: Z. Vasicek, P. Korcek, M. Zadnik
6.5.: P.
Mikusek, M. Demin, K. Slany, ?P. Kobiersky?, V. Simek
13.5.: P.
Bartos, M. Kajan, M. Straka, L. Zaloudek, P. Kastovsky, L.
Starecek
20.5.: P. Pospichal, M. Minarik, F. Kadlcek, V. Kosar,
V. Pus
27.5.: V. Triska, L. Miculka, J. Novotnak, J. Kastil, J.
Tobola
Prezentácia bude zameraná na generovanie testov pre asynchrónne sekvenčné digitálne obvody. Práca prispieva k časovo a cenovo efektívnemu otestovaniu asynchrónnych obvodov, nepriamo podporí ich rozsiahlejšie využitie, čo pozitívne ovplyvní výkon, spotrebu či elektromagnetické vyžarovanie budúcich digitálnych obvodov. Hlavným vedeckým prínosom práce je návrh nového generátora optimálneho testu pre asynchrónne sekvenčné digitálne obvody rôzneho typu bez zväčšenia plochy na čipe. Ďalšími prínosmi sú identifikovanie nevhodných prechodov hodnôt pred generovaním testu, zníženie počtu vygenerovaných testovacích vektorov pre kombinačnú čas, efektívne zabezpečenie aktivácie poruchy na úrovni jednoduchých logických členov, šírenie poruchového signálu na výstupy najkratším testom a zrýchlenie poruchovej simulácie. Experimentálne výsledky overili generovanie optimálneho testu (z hžadiska dĺžky) s kvalitným pokrytím porúch aj bez aplikovania metódy pre zvýšenie testovatežnosti. Navrhnuté metódy môžu by použité pre rozmanitejšiu škálu obvodov v porovnaní s ostatnými súčasnými generátormi testu, a pritom ich efektívnos zaručuje aj rýchle zostavenie testu.
Prezentácia sa bude zaobera dvoma príspevkami na zvýšenie kvality testovania digitálnych jadier s testovacím okolím, a to (1) optimalizáciou paralelného rozhrania pre rýchlejšiu aplikáciu testov a (2) efektívnou metódou generovania testov pre poruchy oneskorení vyžadujúce jednoduchú architektúru scan. Navrhnutá metóda optimalizácie paralelného rozhrania generuje paralelné vetvy scan podža štyroch definovaných kritérií alebo generuje rekonfigurovatežnú architektúru testovacieho okolia, ktorá využíva výhody dvoch optimalizačných kritérií súčasne bez významného nárastu plochy. V druhej časti bude prezentovaná navrhnutá metóda generovania testov pre poruchy oneskorení so zameraním na model porúch prechodov. V navrhnutej metóde je využitý princíp testu s posunom (skewed-load test). Vygenerovaný test pre poruchy prechodov je možné aplikova cez jednoduché testovacie okolia jadra, čím bola odstránená nutnos použitia rozšíreného okrajového registra scan na aplikáciu testov pre poruchy oneskorení.
V prezentaci bude představen algoritmus pro vyhledání nejdelšího shodného prefixu Hash-Tree Bitmap. Zatímco většina současných algoritmů se zabývá operacemi nad IPv4 adresami, představený Hash-Tree Bitmap algoritmus je primárně vhodný pro dlouhé IPv6 adresy, protože kombinuje rychlý skok pomocí hash funkce pro průchod řídkou částí stromu a standardní Tree bitmap strukturu pro dohledání finálního prefixu. Mimo algoritmu bude dále představena hardwarová architektura a její porovnání se ostatními přístupy.
V této prezentaci bude představen nový způsob redukce počtu zabraných zdrojů FPGA pro vyhledávání vzorů. Zatímco dosavadní způsoby se zaměřovaly především na nalezení nových architektur a způsobů mapování do FPGA, představovaný způsob navrhuje použít redukci nedeterministického konečného automatu pomocí relace simulace (redukce podobností) před vlastním procesem mapování automatu do FPGA. Tato redukce je běžně používána ve formální verifikaci pro redukci stavových grafů. V prezentaci budou představeny dosažené výsledky. Na závěr budou diskutovány možné směry pokračování práce.
V prezentaci budou nejprve představeny vybrané metody predikce síového provozu, které jsou založeny na nelineární analýze dat či neuronových sítích. Predikce provozu je důležitá z mnoha hledisek. Jedním z nich může být i nasazení testování v době slabého provozu. V další části budou naznačeny metody využívané pro predikci provozu číslicových systémů.
Prezentace se bude věnovat detekci anomálií zejména pomocí Kalmanova filtru, následně diskuze jinak zaměřených algoritmů, zejména ASTUTE. Nastíním zjištěné problémy a možnosti akcelerace algoritmů při použití na vysokých přenosových rychlostech.
V prezentaci bude představena modifikace algoritnu AdaBoost, která vede ke zrychlenému návrhu klasifikátoru. Většina významných prací v oblasti obrazových klasikátorů je zaměřena na zvýšení úspěšnosti detekce. Práce však představuje přístup, kdy je možné navrhnout klasifikátor rychleji, to vše je ale za cenu menší přesnoti. Tento přístup dovoluje prozkoumání velkého množství klasifikátorů a nalezení parametrů kandidátního řešení. Pro sestavení finálního klasifikátoru je poté možné použít konvenční metody.
V prezentaci budou představeny vybrané kompresní algoritmy, které lze použít pro kompresi dat z letového zapisovače. Následovat bude vzájemné porovnání obdržených výsledků z několika úhlů pohledu.
V prezentaci bude popsáno využití CGP k návrhu iteračních algoritmů. Pomocí CGP se zpravidla navrhují řešení, u nichž je výsledek pro dané vstupy získán po jednom průchodu chromozomem. Zde výpočet probíhá iteračně, přičemž v každé iteraci lze využívat výstupy předchozí iterace. Použití této metody bude ilustrováno na několika příkladech. Na závěr bude navržená metoda srovnána s jinými přístupy k návrhu iteračních algoritmů (modulární CGP, sebemodifikující CGP) a budou zmíněny možnosti dalšího pokračování.
V prezentaci bude představen způsob implementace fyzicky neklonovatelné funkce pomocí polymorfních hradel. Při realizaci je využito faktu, že k přepnutí logické funkce polymorfního hradla, které je iniciováno změnou napájecího napětí, dochází pro různá, by sousední, hradla na čipu za různou dobu. Porovnáním doby přepnutí dvou hradel je možné získat jeden bit signatury, která unikátně charakterizuje konkrétní čip. Experimenty, které prokazují praktickou použitelnost uvedeného mechanismu, byly provedeny na 21 čipech REPOMO32. Další spoluautoři výsledku, který bude prezentován: R. Růžička, Z. Vašíček, V. imek a P. Hanáček
V prednáške je študovaná pomocou evolučnej metafory genetického programovania symbolická regresia Boolových funkcií, ktoré reprezentujú logické obvody. Tieto funkcie sú kódované pomocou acyklických orientovaných grafov, ktorých vrcholy reprezentujú elementárne Boolove funkcie (spojky) negácie, konjunkcie, disjunkcie, ich negácie a exkluzívnu disjunkciu. Použité acyklické orientované grafy sú komprimovaným spôsobom reprezentované pomocou tzv. stĺpcových tabuliek. Základné "genetické" operácie mutácie a kríženia sú uskutočnené nad týmito tabužkami. Získané predbežné výsledky naznačujú, že navrhnutá verzia algoritmu je efektívnym prístupom ku konštrukcii minimálnych Boolových funkcií, ktoré sú špecifikované pomocou tabužky funkčných hodnôt.
V rámci semináře budou vysvětleny vybrané techniky z návrhu systémů odolných proti poruchám do obvodů FPGA. Druhá část semináře bude věnována možnostem rekonfiguračního procesu FPGA a technikám dynamické rekonfigurace. Ve třetí části budou popsány různé typy poruch v FPGA a možnosti jejich simulace spolu s návrhem nástroje pro generování poruch typu SEU do reálného hardwaru. V závěru semináře budou výše uvedené techniky demonstrovány s využitím vývojové desky ML506.
V prezentaci bude představen princip a experimentální výsledky metody, která umožňuje zkrátit dobu aplikace testu obvodu pomocí změny pořadí klopných obvodů v řetězci scan. Metoda je založena na zkrácení dlouhých spojů mezi klopnými obvody scan řetězce, které jsou více náchylné ke vzniku poruch. Díky eliminaci těchto problematických spojů postačí k dosažení dostatečného pokrytí chyb menší počet testovacích vektorů a tím dojde i ke zkrácení doby aplikace testu. V závěru budou představeny další problémy, které jsou řešitelné změnou pořadí klopných obvodů v řetězci scan, a bude nastíněn další směr výzkumu.
Celulární automaty jsou jedním z možných modelů pro masivně paralelní výpočetní systémy. Jedním z problémů při hardwarové implementaci CA je to, že model CA nepočítá s odolností proti poruchám (OPP). Existující implementace celulárních systémů řeší OPP složitými způsoby extrémně zvyšujícími požadavky na hardware. Součástí prezentace bude návrh jednoduché N-modulové redundance v CA a vyhodnocení jejího účinku na výpočet několika různých vzorových úloh za přítomnosti přechodných a stálých chyb.
Prezentace představuje experimentální framework vyvinutý skupinou ANT@FIT. Jedná se o sadu kódů v jazyce Python určených pro zkoumání algoritmů zpracování paketů. Mezi tyto algoritmy řadíme vyhledávání vzorů, klasifikaci a operaci vyhledání nejdelšího shodného prefixu. Součástí jsou také datové sady pro snadné porovnání vlastností jednotlivých algoritmů. Netbench je volně dostupný na www.fit.vutbr.cz/netbench.
Gramatická evoluce je podle autorů "systém, který může být použit pro generování řetězců v jakémkoliv jazyce". Je založen na fúzi evolučních algoritmů a formální gramatice definované v Backus-Naurově formě. Benefitem gramatiky je možnost kódování znalostí o problému a ohraničujících podmínek, evoluční algoritmus zase představuje nástroj pro efektivní generování řetězců. Výstup se následně dá interptetovat a použít pro různé účely, generováním programů počínaje a návrhem mostních pilířů a architektury konče. Výhodou gramatické evoluce je tedy velká robusnost, nevýhodou pak může být relativně pomalý běh. Ve spolupráci s University College Dublin jsme se zabývali možnostmi akcelerace této metody s použitím velkého výpočetního potenciálu moderních grafických čipů (GPU). První výsledky ukazují, že pro některé problémy může být gramatická evoluce významně zrychlena.
V príspevku bude prezentovaný nový model pre mikrosimuláciu vysoko rozsiahlych cestných sietí. Model je založený na aplikácii celulárnych automatov a vhodne rozšírený o elimináciu nechcených vlastností týchto modelov, akou je i zastavenie vozidla z maximálnej možnej rýchlosti v jedinom simulačnom kroku. Presnos tohto modelu bola validována porovnaním s dopravnými fundamentalnými diagramami. Paralelná implementácia umožňuje skoro lineárne zrýchlenie na platformách s viacjadrovými procesormi.
Flow cache and its variants are often used in network devices to improve performance of stateful traffic processing. These caches are usually tuned to provide best performance on average traffic mix but do not consider worst case scenario. For example, a network flow cache may witness a performance drop when flooded with a large amount of new flows, a common side-effect of DoS or scanning activities. Therefore, the goal is to design a flow cache and its effective management, in particular, to overcome these flooding periods and preserve state of existing connections. In order to achieve this goal, genetic algorithm (GA) is used to evolve a replacement policy that would perform better than other popular policies. The presentation will show behavior of a flow cache with different replacement policies obtained by a simulation on a traffic sample with manually generated DoS. The results indicate that it is possible to find (evolve) a replacement policy that is as good as other well-performing policies during normal periods but behaves better during flooding.
ažko si predstavi v 21 storočí vežmi významný projekt alebo inováciu, pri ktorých by ídey, pojmy, modely, metódy a prostriedky informatiky nehrali vežmi dôležitú úlohu. Podobne sa očakáva, že pri rozvoji prakticky všetkých akademických a technických disciplín, umenia, medecíny, ekonomiky, atď budú ma rozhodujúcu rožu myslenie, paradigmy, metódy a prostriedky informatiky. Aby informatika mohla plni túto svoju spoločenskú úlohu je nutné, aby sa začala chápa, rozvíja a vyučova ako podstatne širšia a hlbšia oblas vedy a techniky, ktorá súčasne prináša novú metodológiu pre všetky oblasti spoločenských aktivít a ktorá sa sama stará o vytvorenia prostriedkov na plné uplatnenie svojho aplikačného potenciálu. V prednáške sa bude prezentova nové, podstatne širšie a hlbšie ako doposiaž, chápanie informatiky ako disciplíny, ktorá má čtyri úzko prepojené zložky: vedeckú, technickú, metodologickú a aplikačnú. Nové chápanie informatiky bude bližšie ilustrované cez niektoré z jej "grand challenges". V prednáške sa budú tiež prezentova a analyzova korene, impulzy a ojektívna potreba nového chápania informatiky, čo bude zasadené aj ako do historického tak aj filozofického kontextu. Prof. Gruska je členem The Academy of Europe, držitelem Computer Pioneer Award (IEEE Computer Society) a řady dalších ocenění. Je autorem 3 knih, více než 140 vědeckých článků a přednesl více než 280 přednášek na konferencích a seminářích. Na zahraničních univerzitách působil více než 15 let. Nedávno o něm Slovenská televize vysílala pořad GEN, viz YouTube
For Very Large Scale Integrated (VLSI) Circuits intended to be used in highly reliable applications, formal specification and analysis is mandatory. Two trends in VLSI design favour a modeling approach analogous to that used for distributed systems: (i) noticeable communication delays between circuit components and (ii) increasing failure rates caused by wear-out and particle hits in circuits with ever decreasing feature sizes. Despite these striking similarities, specifying and analyzing circuits by means of classic distributed system models is either overly lengthy or not possible. To overcome these limitations a new modeling and analysis framework tied to the peculiarities of fault-tolerant on-chip algorithms is presented. The capabilities of this framework are then illustrated by applying it to clockless on-chip algorithms, that is, circuits that are not driven by a central clock. The framework is extended by a Petri net like specification language, which is used to state pivotal circuit components for building clockless fault-tolerant on-chip algorithms. Among those is the General Join module, a module that allows to merge data provided by different sources in a fault-tolerant manner. In the thesis a complete specification is provided and generic timing properties are derived. Furthermore, an implementation of a General Join module in terms of simpler circuit components is given and proven correct. In contrast to clockless circuits, synchronous circuits are driven by a central clock which inherently constitutes a single-point of failure. A common technique to make synchronous circuits fault-tolerant is by replication of the circuit and its clock source. Thereby, the problem arises to provide fault-tolerant, synchronized clock signals that do not diverge over time to each of the replicas. This problem is termed the _tick generation_ problem. It is shown that an alternative to replicated synchronized clock sources is to let a set of General Join modules, forming an on-chip distributed algorithm, generate synchronized clock signals in the course of their interaction. A correctness proof and performance measures of this solution are derived.
JPEG2000 je obrazový kompresní standard mající poskytunout vynikající kompresní výkon a také řadu pokročilých vlastností, které jsou vyžadovány aplikacemi v oblastech jako je medicínské zpracování obrazu, filmový průmysl nebo archivace obrazu. Právě kompresní výkon a pokročilé vlastnosti standardu mají za následek vyšší výpočetní nároky. Grafické karty se během posledních let staly oblíbenou komoditní výpočetní platformou zejména z důvodu jejich relativně vysokého výpočetního výkonu. Využití výkonu GPU pro akceleraci JPEG2000 komprese může být dostupným řešením, které umožní real-time zpracování videa v HD nebo post-HD rozlišeních, či umožní zkrátit dobu zpracování digitálních patologických snímků, které dnes běžně dosahují rozlišení v řádu jednotek gigapixelů.
K příležitosti 25. výročí oficiálního uvedení legendárních počítačů řady Commodore Amiga na trh budou na semináři prezentovány střípky z pozadí vzniku této legendy (spojující v jedno univerzálně použitelný domácí počítač i herní konzoli), její stavební bloky, architektura a charakteristické rysy, které svou sofistikovaností zaujmou i v dnešní době - CPU řady MC68K, použití zákaznických obvodů a koprocesorů, paměově úsporná planární bitmapová grafika, multimédia, plně preemptivní jádro OS vyžadující minimum výpočetních prostředků (dnes bychom použili např. pojem mikrojádro, jádro vestavného (RT)OS), zcela intuitivní ovládání, autokonfigurace karet a zařízení. Seminář bude oživen výstavou funkčních modelů Amiga 500, Amiga 1200, Amiga 1200 v provedení tower - zájemci si tedy mohou vyzkoušet, co (již před 25 lety!) bylo možné na této platformě a zavzpomínat, kdy tytéž vlastnosti zaznamenali (či dodnes nezaznamenali) na počítačích jiných výrobců.
Prezentace stručně seznámí posluchače s pobytem přednášejícího ve francouzské výzkumné instituci Telecom Bretagne. V průběhu prezentace budou nastíněny problémy spojené s anotací a následnou klasifikací provozu na moderních sítích. Bude představen princip klasifikátoru založeného na sekvencích TCP značek v síovém toku a jeho možná rozšíření. V závěru bude prezentováno krátké orientační srovnání výzkumných možností a zázemí na Telecom Bretagne a Fakulty informačních technologií.
My thesis describes the technique of the evolutionary design aimed at scheduling of collective communications on interconnection networks of parallel computers. In order to avoid contention for links and associated delays, collective communications proceed in synchronized steps. A minimum number of steps is sought for the given network topology, wormhole (pipelined) switching, minimum routing and given sets of sender and/or receiver nodes. The proposed technique is not only able to re-invent optimum schedules for known symmetric topologies like hypercubes, but it can find schedules even for any asymmetric, irregular, multistage and fat topologies in case of general many-to-many collective communications. In most cases, the number of steps reaches the theoretical lower bound for the given communication pattern; if it does not, non-minimum routing can provide further improvement. Optimal schedules may serve for writing high-performance communication routines for application-specific networks on chip or for the development of communication libraries in the case of general-purpose interconnection networks.
Interactive Evolutionary Computation: Introduction, Humanized Computational Intelligence, Applications to Art, Engineering, Education, Edutainment and Therapy, Music and Creativity, Data-Mining and Interactive Fitness Evaluation to Musical Creativity. "Closing concert" and conclusions.
Počítače firmy Sinclair Research Ltd. - počítače, kterými české domácnosti vstoupily do digitálního věku. Je tomu již 70 let, co se v Londýně narodil geniální vynálezce a zakladatel firmy Sir Clive Sinclair. Je tomu již 30 let, co na trh vstoupil ZX-80, první počítač na světě, který se prodával pod 100 liber. Následován typem ZX-81, který pokořil hranici 70 liber a obrovským obchodním úspěchem (během dvou let prodáno více než milion kusů po celém světě), připravil půdu legendě - domácímu počítači ZX Spectrum. Spectrum se díky své barevné grafice stalo fenoménem v oblasti počítačových her, překonalo veškeré prodejní rekordy svých předchůdců, dominovalo trhu v různých vylepšených verzích po dalších 10 let a dočkalo se desítek legálních i nelegálních klonů vyráběných na obou stranách železné opony. Pamětníci hebkých gumových kláves, ale i vy, kteří jste začínali až s počítači řady PC, přijďte na náš malý retroseminář, kde si připomeneme architekturu a konstruktérské finesy těchto počítačů, současná řešení (protože Spectrum stále ještě žije!), uvidíme živě téměř všechny zástupce řady počítačů Sinclair i s jejich netradičními periferiemi. Můžete si zkusit naprogramovat "Hello world" ve Spectrum BASICu, zahrát JetPac, zformátovat Microdrive Cartridge nebo vytisknout vizitku na pokovený papír ZX-Printeru. Výstavu modelů Sinclair doplní jejich "konkurenti" z tuzemské i zahraniční produkce výpočetní techniky 80. let ze sbírek připravovaného muzea výpočetní techniky na FIT.
Modelovanie aktuálnej dopravnej situácie je priamym predpokladom pre priebežné trvalé zaistenie funkčného, spožahlivého, bezpečného, efektivného a k životnému prostrediu šetrného systému v cestnej doprave. Tieto modely ale nájdu svoje uplatnenie i pri plánovaní zatiaž neexistujúcich a do budúcna len pripravovaných cestných úsekov. V neposlednej rade môžu poslúži i ako generátory vstupných dát do autotrenážerov. Pre čo najvačšie sa priblíženie modelu realite je potrebné myslie na mnoho parametrov cestnej dopravy. Vzniká tak vysoko komplexný simulačný model, ktorý nie sme schopní v reálnom čase vyhodnocova na bežných počítačoch/procesoroch. Ponúka sa ale možnos akcelerácie týchto simulačných modelov na rôzných typoch platforiem. Ku príkladu môžeme spomenú FPGA alebo v poslednej dobe stále častej využívané GPU. V príspevku bude prezentovaný aktuálny stav problematiky pre rôzne platformy, typy a najmä obmedzenia simulačných modelov a na záver bude predstavený i navrhovaný model využívajúci práve GPU.
Po krátkom úvode do princípov fungovania tlačenej elektroniky si predstavíme jej nekonvenčnú výrobu pomocou plotru a "fixky". Porovnáme dosiahnutežné parametre s parametrami klasickej výroby pomocou tlačovej hlavy.
Předmětem prezentace bude analýza propojení scan řetězce ve fázi fyzického rozmístění komponent na čipu. Budou uvedeny možnosti optimalizace tohoto propojení, které vedou k snížení pravděpodobnosti vzniku poruch a tím ke zmenšení množství testovacích vektorů. Závěrem bude diskutována možnost paralelního provádění diagnostiky obvodů a další možné směry výzkumu, který bude dále prováděn.
Algoritmus LPM je klíčovou součástí většiny síových zařízení a při blížícím se přechodu na IPv6 se jedná opět o otevřenou otázku k řešení. V rámci prezentace budou stručně shrnuty aktuálně používané algoritmy, bude představena knihovna lpm-netbench určená ke srovnávání všech existujících metod (porovnání jejich rychlosti a paměové náročnosti) a zejména pro evaluaci metod nových. V závěru budou nastíněny možné nové algoritmy vycházející z dosavadních experimentů a specifikován plán dalších prací.
V oblasti evolučního návrhu obvodů dominuje tzv. kartézské genetické programování (CGP), které bylo poprve použito pro návrh kombinačních obvodů a později úspěšně aplikováno i v dalších oblastech. Ačkoliv bylo již několikrát ukázáno, že evoluční návrh využívající CGP je schopen generovat inovativní řešení (např. kombinační násobičky s menším počtem hradel, kvalitnější nelineární obrazové filtry, apod.), nepodařilo se doposud nalézt na úrovni hradel složitější kombinační obvody. Mezi největší problémy evolučního návrhu patří poměrně špatná škálovatelnost - v případě evolučního návrhu komb. obvodů se jedná o značnou doba potřebnou k nalezení požadovaného řešení, která bohužel závisí exponenciálně na počtu vstupů. Tento problém lze sice v některých oblastech částečně překonat za pomocí akcelerátorů využívajících FPGA, v oblasti kombinačních obvodů však lineární urychlení není dostačující. Cílem prezentace je představit metodu zásadně měnící pohled na problém škálovatelnosti evaluace kandidátních řešení založenou na využití technik známých v oblasti verifikace. Navržená metoda, která je založena na efektivní transformaci řešeného problému na SAT instanci, která je následně vyhodnocena SAT solverem, byla aplikována na evoluční optimalizaci kombinačních obvodů s cílem redukovat počet použitých hradel. Tento přístup byl úspěšně aplikován na minimalizaci klasických benchmarkových obvodů syntetizovaných pomocí konvenčních technik (ABC, SIS) a dále na minimalizaci tzv. těžce syntetizovatelných obvodů. Dosažené výsledky naznačují, že dostupné techniky vykazují určité rezervy, ačkoliv je problém syntézy číslicových obvodů považován již delší dobu za vyřešenou otázku.
Kaskáda náhledových tabulek (LUT) se jeví jako ideální a jednotná reprezentace pro implementaci logických funkcí v hardware a software. Stávájící syntézní algoritmus generuje příliš dlouhé káskady, které mají počet buněk roven počtu vstupních proměnných. To je výhodné z hlediska ceny (celkové velikosti paměti potřebné pro reprezentaci kaskády), ale nevýhodné z hlediska rychlosti vyhodnocování (počet buněk). Sousední buňky je však možné sloučit do větších buněk vyhodnocujících více vstupních proměnných najednou. Můžeme tak snadno volit kompromis mezi cenou a výkonem. V prezentaci bude představen algoritmus, který pro zadanou kaskádu s jednovstupovými buňkami nalezne optimální rozdělení kaskády z hlediska výkonu (pro pevně zadaný počet buněk hledá nejméně paměově náročnou kaskádu), ceny (kaskáda s nejmenší paměovou náročností bez ohledu na počet buněk) a poměru cena/výkon (optimalizuje se kritérium počet buněk * paměová náročnost). V algoritmu je zohledněna cílová platforma (hardware nebo software), nebo různé implementace mají rozdílný model výpočtu paměové náročnosti.
Jednu z oblastí informačních technologií, která v současné době prodělává intenzivní rozvoj, definuje úsilí směřující k využití různých architektur pro akceleraci výpočtů v mnoha oblastech výzkumu i praxe. Tuto skutečnost ilustruje vzrůstající nasazení původně jednoúčelových karet s GPU obvody. Zajímavou výpočetní architekturu v tomto ohledu představuje také řešení od IBM, konkrétně Cell Broadband Engine (Cell BE). Jedná se o zástupce tzv. multi-core procesorů, které jsou zřejmě nejdostupnější v podobě herní konzole PS3. V rámci prezentace bude nejprve detailně popsána architektura procesoru Cell, přicemž pozornost bude věnována hlavně paměovému modelu a datovým přenosům. V dalši části přijde na řadu herní konzole PS3 a možnosti jejího využití v oblasti vědeckých výpočtů. S tím souvisí i představení clusteru složeného z 11 konzolí PS3, který byl nedávno zprovozněn na ÚPSY. Na závěr proběhne zhodnocení výhod a nedostatků výsledného řešení, včetně poukázání na různá programátorská úskalí.
Současné vícejádrové procesory nabízí nízký poměr cena/výkon a je tedy vhodné hledat jejich uplatnění ve výpočtně náročných aplikacích. Zpracování vysokorychlostního síového provozu je problém nejen výpočetně, ale i paměově náročný a představuje vhodnou úlohu pro plné využití potenciálu vícejádrových procesorů. Ukazuje se však, že pouhé převedení dosud efektivního programu optimalizovaného pro jednojádrové procesory nepřináší požadované zrychlení a je tedy třeba aplikovat nové přístupy pro tvorbu efektivních paralelních programů s ohledem na cílovou platformu. V rámci prezentace bude ukázáno, kde leží hlavní problémy zpracování síového provozu na vícejádrových procesorech s důrazem na vliv paměové hierarchie, především pak rychlých vyrovnávacích pamětí. Na základě poznatků budou formulovány možné postupy pro dosažení vyšší výkonnosti vybraných síových aplikací.
Klasifikácia paketov je kžúčovým mechanizmom pre diferenciáciu sieovej prevádzky, umožňuje dosiahnutie splnenia požiadaviek na dostupný výkon, bezpečnos a prístupnos služieb v počítačových sieach. Klasifikátory môžu by implementované obvodovo alebo programovo. Ako alternatívu voči obvodovému spracovaniu v FPGA pozornos zameriame na programové spracovanie technológiou multi-core. Budú predstavené architektúry, na ktorých je možné takéto spracovanie realizova a samotné prístupy k tejto forme klasifikácie.
Tištěná elektronika je novým a perspektivním odvětvím elektroniky. Na rozdíl od současných technologií založených na anorganických materiálech (převážně křemík), tištěná elektronika využívá polymerů elektricky vodivých, polovodivých, nevodivých, citlivých na světlo či světlo emitujících a také anorganických materiálů ve formě nanočástic. Velkou výhodou oproti klasické čistě anorganické elektronice je mnohem jednodušší technologie výroby obvodů - není třeba vysokých teplot pro zpracování použitých materiálů. Tak je možno jako substrát využít například pružné plasty, které vysoké teploty nevydrží. Na ně lze nanášet vhodné materiály například inkoustovým tiskem. Výhodou je pak nízká hmotnost, pružnost a odolnost výrobku a možnost levné výroby relativně složitých elektronických obvodů v kusovém množství. V současné době je největší komerční aplikací této technologie výroba velkoplošných obrazovek sestávajících z aktivních matic organických svítivých diod (OLED) a tenkovrstvých tranzistorů (TFT). Přitom zvládnutá technologie tištěných tenkovrstvých tranzistorů otevírá možnosti výroby i složitějších logických obvodů na míru. Prezentace bude věnována převážně praktické části spojené s tiskem. Seznámí s jednou z možných technologií tisku a předvede prototyp stroje, který se navrhuje na fakultě ve spolupráci s UPGM. Na závěr ukážeme první praktické pokusy a naznačíme problémy spojené s výrobou prototypu tiskového stroje.
Evoluční algoritmy jsou oblíbenou třídou optimalizačních algoritmů a to zejména pro možnost jejich použití i v případě neznalosti teoretických aspektů řešené úlohy. Tyto algoritmy se mohou stát neefektivní při řešení úloh hledání komplexních (zejména opakujících se) struktur anebo v případech, kdy máme informace o povaze řešené úlohy a tyto nezaneseme do evolučního procesu. Jedna z hojně využívaných technik řešících tyto nedostatky je použití pokročilého mapování generovaných genotypů na fenotypy představující hledaná řešení. Na semináři budou prezentovány dva z možných přístupů k této problematice: Přístup inspirovaný přírodou (respektive literaturou a přednáškami z nově vzniklého předmětu na VFU -- Struktura a evoluce genomu) experimentálně aplikované na úlohu symbolické regrese. A přístup matematický, kdy pro mapování genotyp-fenotyp použijeme matematicky vyjadřitelnou funkci měnící pravděpodobnostní rozložení generovaných řešení a tím měnící parametry fitness landscape, experimentálně aplikovaný na řešní testovací Rastriginovu funkci.
Obecné výpočty na grafických čipech jsou mladé a velmi rychle rostoucí odvětví s řadou zajimavých aplikací. Grafické čipy (GPU) za poslední dekádu hrubým výkonem mnohonásobně překonaly běžné procesory (CPU), jejich cena je ale stále přijatelná pro běžného uživatele. Proto stojí za to se zabývat jejich potenciálem při nasazení v informatické praxi. Prezentace se zpočátku zaměří na historii vývoje grafických karet a počátky jejich programovatelnosti. V následující části budou architektury CPU a GPU porovnány z hlediska paměových a výpočetních možností a budou zmíněny výhody a nevýhody nasazení GPU pro obecné výpočty. Teoretická část bude zakončena stručným představením výpočetního modelu frameworku CUDA firmy nVidia . Následně bude na příkladech demonstrována schopnost moderního GPU GTX 285. Praktická část se dále bude týkat nedostatků GPU, především úzkeho hrdla sběrnice, vysokých latencí přenosů, vlivu počtu vláken na rychlost výpočtu a SIMD optimalizace použitého hardware obecně.
Paralelizace evolučního návrhu je jeden ze způsobů, jak vyřešit problém vysoké výpočetní náročnosti evolučních algoritmů zabývajících se složitými problémy. Návrh pravidel celulárních automatů jistě mezi takové složité problémy patří. Mezi levné platformy pro paralelní výpočty dnes patří GPU, které jsou schopny v některých případech za cenu stolního počítače nahradit superpočítače v ceně tisíců dolarů. Příspěvek se zabývá paralelizací evolučního návrhu pravidel celulárních automatů na GPU, navrhuje možné způsoby řešení a porovnává výkon dvou nejdostupnějších GPU v kategorii mid-end a high-end, včetně hodnot urychlení pro evoluční návrh celulárních automatů.
Předmětem prezentace bude představení několika rekonfigurovatelných architektur a jejich vlastností. Zvláštní pozornost bude mimo jiné věnována FPGA firmy XILINX, kde budou ukázány základní principy a výhody částečné dynamické rekonfigurace. V prezentaci budou vysvětleny dostupné prostředky a kroky, jak navrhovat pokročilé systémy založené na FPGA s využitím principů částečné dynamické rekonfigurace, které lze mimo jiné využít i pro návrh systémů odolných proti poruchám. Budou popsány 3 typy odolných systémů vycházejících z architektur TMR a duplex, které jsou doplněné o různé diagnostické vybavení (hlídací obvody, komparátory, atd.) a rozděleny do rekonfigurovatelných modulů. V závěru prezentace bude demonstrován kompletní postup návrhu a implementace odolného systému do FPGA Virtex5 a ověření jeho plné funkčnosti i v době rekonfigurace jeho částí.
Úloha klasifikace paketů je netriviální z teoretického i praktického hlediska. V teoretické oblasti byly dokázány hranice prostorové a časové složitosti pro vyhledávání rozsahů ve vícedimenzionálních prostorech. V praktické oblasti se potýkáme s nutností klasifikovat každý paket v čase několika nanosekund, a zároveň ukládat tisíce pravidel do přijatelně drahé paměti. Ze stávajících algoritmů bude zaměřena pozornost na algoritmy založené na kartézském součinu polí, a budou stručně prezentovány jejich známé optimalizace. V závěru budou uvedeny předpoklady pro další zdokonalování těchto algoritmů.
Tracking a state of network flows is fundamental for a wide range of network operations such as security analysis, traffic engineering, anomaly detection and bandwidth provisioning. On a high-speed backbone link, the intensity of traffic and the number of flows is so high that either packets must be dropped prior to being accounted or a focus is given only on particular flows. The presentation describes the second alternative, focusing on so called heavy-hitters, i.e., flows that account for a large share of the traffic. The goal is to keep state of a heavy-hitter flow since its very beginning which differentiate it from other methods based on observe-and-follow scheme (inherently loosing first few packets of each flow). The method is based on a system of N-way set-associative cache in which flow states in each line are maintained by a victim policy. The right victim policy is the key parameter responsible for expiration of small flows and preserving heavy-hitters. Genetic algorithm is applied to evolve novel victim policy performing better than for example LRU.
V prezentaci budou posluchači seznámeni s problematikou řešenou ve firemním projektu "Parkovací automaty". Dále bude prezentace zaměřena na metody vedení projektu, plánování na komunikace se zákazníkem. (Pozn. Miloš Ohlídal je absolventem doktorského studia na FIT.)
Kvantové zpracování informace studuje možnosti informatického uplatnění zvláštních zákonitostí a jevů kvantového světa. Zejména se snaží identifikovat oblasti, v nichž tyto zákonitosti a jevy mohou být využity k dosažení výsledků přesahujících možnosti klasického zpracování informace. Umožňuje například redukovat množství komunikace potřebné k řešení některých distribuovaných problémů. O pseudotelepatii hovoříme v případě, že kvantové zpracování informace je schopno zcela eliminovat potřebu komunikace. V první části přednášky budeme ve stručnosti prezentovat základní pojmy a principy kvantového zpracování informace. Dále uvedeme obecnou definici pseudotelepatické hry a tuto definici budeme ilustrovat na dvou příkladech. Závěr přednášky bude věnován přehledu několika důležitých problémů teorie pseudotelepatických her.
Přednáška se zaměří na GPU z hlediska
programování obecných aplikací. Podíváme se na architekturu
GPU. Od té se dostaneme k úlohám, pro které ji lze efektivně
využít a pro které naopak není vhodná. Seznámíme se se základy
OpenCL - momentálně asi nejlepšího způsobu programování GPU.
Poslední část bude věnována aspektům kritickým pro výkon GPU
(stejně jako moderních CPU) - zejména jde o skoky a práci s
pamětí. Přednáška se sice zaměří na GPU, nicméně drtivá
většina přednášky je relevantní i pro moderní CPU. V blízké
budoucnosti se navíc počítá s integrací grafických jader do
procesorů, takže je pro každého programátora užitečné se s
problematikou seznámit.
CV: Jan Prach vystudoval FEL ČVUT.
Vyvíjel enterprise Java aplikace a pracoval na počítačovém
vidění ve výcarsku. Nyní pracuje ve firmě Sun v Praze na
vývoji technologií kolem Javy. O GPGPU se zajímá už od dob
prvních programovatelných GPU. Na FEL ČVUT obhájil diplomovou
práci na téma "Akcelerace algoritmů počítačového vidění
na GPU".
Doktorandi 1. ročníku: J. Křivánek, M. Demín
Obsahem prezentace je příspěvek, který byl prezentován na konferenci ICAIS 2009 (http://icais09.uni-klu.ac.at/). Bude popsán systém pro automatickou "predikci" chování mezinárodního trhu. Systém využívá evoluci v reálném čase.
V prezentaci bude podána informace o letní škole ARTIST Summer School in Europe 2009, která se zabývala problematikou vestavěných systémů.
Doktorandi 1. ročníku: P. Korček, P. Bartoš, P. Polóni
Doktorandi 1. ročníku: P. Kaštovský, P. Pospíchal, M. Kajan
Duplication and comparison has proven to be an efficient method for error detection using increased redundancy. Based on this generic principle dual core processor architectures with output comparison are being proposed for safety critical applications. Placing two instances of the same (arbitrary) processor on one die yields a very cost efficient "single chip" implementation of this principle. At the same time, however, the physical coupling of the two replica creates the potential for certain types of faults to affect both cores in the same way, such that the mutual checking will fail. This class of devastating coupling results is called common cause failures (CCFs), which constitutes a major part when calculating a redundant system's probability of failure. The key question here is how this type of coverage leakage relates to other imperfections of the duplication and comparison approach that would also be found using two cores on separate dies (such as coupling over a common power supply or clock). This thesis is concerned with the above question and analyzes several of the relevant physical coupling mechanisms and elaborate a model to decompose the genesis of a common cause fault into several steps. We present an experimental study showing that a very tight local and temporal coincidence of the fault effect in both replica is a crucial prerequisite for a common cause fault. Based on this quantitative input we can conclude from our decomposition model that the risk of common cause faults is low for physical coupling mechanisms with relatively slow propagation speed, such as thermal and mechanical effects.
Wavelet transforms, unlike traditional Fourier-based transforms, are able to provide a time-frequency representation of a signal. Therefore, a representation of a signal that shows its details and trends as a function of time is obtained. They have been proved useful in a wide range of applications like data compression, signal de-noising, pattern recognition... Finding a good wavelet function for a particular type of data is the real issue in the use of wavelet transforms. The computation of the transform is done, from a general point of view, as a series of filtering stages over the original signal. Calculation and tuning of the coefficients of these filters is, therefore, the crucial point in the wavelet transform design. For this reason, an evolutionary optimization of these coefficients is a possibility that deserves to be investigated. This approach to wavelet design has just been recently tackled by some research groups. This presentation will show the work done in the evolution of wavelets by means of evolutionary strategies for the compression of specific types of images.
V prezentaci bude představen aktuální výzkum skupiny VLSI FEL CVUT v oblastech diagnostiky, testování a spolehlivosti číslicových obvodů.
Eduard aneb lidová tvořivost v EDA
Pro
zobrazení Booleovské funkce v EDA se používá mnoho formalismů,
jejichž vzájemný převod mívá exponenciální složitost, navíc
nejsou kanonické a proto nejsou převoditelné beze ztráty
informace. Běžné univerzitní systémy (SIS, ABC, Espresso)
používají vždy jediný formalismus, který je vázán na
formulaci jejich algoritmů. Jádrem experimentálního systému
Eduard je datová struktura, která dovoluje hybridní popis
(libovolného) logického obvodu strukturou a chováním. Systém je
neutrální vůči formalismům a v tomto směru rozlišitelný. Je
bezeztrátový vůči importovaným datům. Podporuje skriptování
(Tcl/Tk) a GUI na bázi Tk. Nad základní strukturou operuje
dotazovací vrstva (ve vývoji) a dále importní a exportní
procesy. Systém byl zatím použit pro několik studentských prací.
Nachytali jsme na švestkách většinu syntézních
nástrojů (a víme, čím to je)
Umíme generovat poměrně
velkou třídu příkladů pro logickou syntézu, u nichž je známa
horní mez velikosti implementace. Obvody vznikají složením
libovolného obvodu originálního (např. benchmarku) a paritního
stromu na výstupu, s následným převodem celého obvodu do
dvojúrovňové reprezentace. Některé z těchto obvodů jsou pro
většinu nástrojů velmi obtížné _ výsledek je až dvacetkrát
horší, než horní mez. V tom jsou podobné příkladům, které
publikovali Cong a Minkovich. Zjistili jsme, že v případě
paritních příkladů je problém v neschopnosti nástrojů provést
obecnou bidekompozici buď vůbec, nebo vzhledem k operátorům XOR.
V případě příkladů Conga a Minkoviche je na vině neschopnost
zanedbat (nevhodnou) strukturu vstupního popisu. Na základě toho
formulujeme požadavky na reprezentaci obvodu a schopnosti nástroje,
který by byl prost takových nepříjemných překvapení.
Spolehlivost a bezpečnost zelezničních
zabezpečovacích zařízení
Praktické využití teoretických
metod pro zvyšování a řízeni spolehlivostních ukazatelů při
návrhu systémů s programovatelným hardwarem (FPGA). Použití
redundance na různých úrovních (zdvojení, ztrojeni - TMR, dual
TMR). Vše dokumentováno na Markovských modelech pro obnovované
systémy vytvořených na základě systémů již používaných v
praktickém nazazení na českých železnicích Správou železniční
dopravní cesty (SDC).
In the brain, neurons are extremely complex cells whose morphology grows and changes in response to the external environment. However, it has been evident for a long time that Artificial Neural Networks have learning abilities that are insignificant compared with some of the simplest biological brains. Why? We argue that we understand enough neuroscience to create much more sophisticated models and we have now have the computational power to implement them. We have created a model of a neuron that requires seven programs. The neural network that occurs by running these programs has a highly dynamic morphology in which neurons grow, and die, and neurite branches together with synaptic connections form and change. We use a form of evolutionary computation called genetic programming to obtain programs that build learning networks. We have evaluated the capability of these networks on two classic problems in Artificial Intelligence: Wumpus world and the game of draughts (checkers).
Prezentace bude zaměřena na některé zajímavosti z tříměsíční stáže v Computer Labs, University of Cambridge. Především se zaměří na krátké seznámení s platformou NetFPGA a naváže popisem dvou projektů, na kterých jsem v rámci pobytu pracoval. Do detailu bude rozebrán projekt věnující se identifikaci aplikací v síovém provozu, který využívá některých vlastností síového provozu pro hybridní implementaci "Organizéru aplikačního provozu". Ten je založen na spolupráci počítače a NetFPGA. Systém dovoluje velmi přesně identifikovat a následně organizovat provoz s minimálním zpozděním na gigabitových rychlostech.
V prezentaci budou představeny prostředky a nástroje pro částečnou dynamickou rekonfiguraci.V první části budou popsány základní hardwarové a softwarové požadavky rekonfigurace. Druhá část se bude detailně zabývat postupem vytváření rekonfigurovatelného designu. Závěrečná část se bude věnovat podpoře částečné rekonfigurace ze strany dodavatelů FPGA.
L. aloudek: Sebeopravující se masivně paralelní
výpočetní systémy
M. ádník: Modelování a optimalizace
monitorování síových toků
P. Mikušek: Dekompoziční
techniky pro aplikačně specifické systémy
As a PhD student doing a short stay at the Department of Computer Systems @ FIT, the main objective of this presentation is give an overview of "who am I". Therefore, I will briefly talk about my home institution in Spain, Universidad Politécnica de Madrid, the Faculty I am actually enrolled at and the department/group where I do my research, Industrial Electronics Centre. After that, I will follow with a quick flashback of some projects I have developed in the past to finish with my current research interests and master lines of my PhD thesis.
Prezentace se zaměřuje na tématiku vyhledávání regulárních výrazů ve vysokorychlostním síovém provozu. V první části prezentace budou diskutovány různé přístupy k pojmu regulární výraz používané v oblasti vyhledávání vzorů. Poté budou stručně zmíněny problémy související s vysokými propustnostmi, kterých musí vyhledávací jednotky dosahovat, a následně budou shrnuty základní principy, které se využívají ve State-of-the-art implementacích vyhledávacích jednotek.
Přednáška pojednává o skupině algoritmů klasifikace paketů založených na kartézském součinu. Tyto algoritmy dosahují velmi velké paketové rychlosti, jejich nevýhodou je ale velká paměová náročnost, která je v nejhorším případě exponenciální. Nová metoda pro snížení velikosti potřebné paměti pracuje na principu generalizačních pravidel. Na základě těchto pravidel dochází ke zobecňování dílčích výsledků klasifikace při zachování informace potřebné ke správné klasifikaci paketu. Výsledky ukazují na výraznou úsporu paměti v některých případech.
V prezentaci bude popsán Age-Layered Population Structure (ALPS) algoritmus, který je primárně navržen k udržování diverzity v genetickém programování. Pro použití s kartézským genetickým programováním (CGP) byl tento algoritmus upraven a ověřen v úloze návrhu obrazových filtrů. Výkonnost tohoto algoritmu byla porovnána se standardním algoritmem používaným v CGP.
Výklad bude zaměřen jak na návrh polymorfních obvodů se dvěma funkcemi, tak především na jejich následnou optimalizací s ohledem na počet logických členů obvodu. Bude ukázáno, že způsob, jakým je obvod navržen, se významně odráží na výsledné optimalizaci.
Výklad bude zaměřen na některé zajímavosti a zkušenosti z dvoutýdenní stáže na Department of Informatics, University of Oslo a na činnosti, které byly v průběhu pobytu vykonávány. Proběhne seznámení s experimenty evolučního návrhu obvodů pomocí celulárních automatů (CA) se zavedením některých dodatečných rozšíření, zejména parametru L-back známého z kartézského genetického programování (CGP) a možnosti volby počtu buněk CA nezávisle na velikosti cílového obvodu. Dále bude zmíněn jeden z přístupů k evolučnímu návrhu obrazových filtrů a výsledky, kterých bylo tímto dosaženo. V závěru bude uveden plán spolupráce obou institucí.
Evolutionary Computing is search algorithms based on the mechanisms of natural evolution and survival of the fittest. It can be applied to problem solving in general as well as more specifically to the design of hardware. We have been evolving hardware for a set of different applications including signal and image classification tasks. Examples of our work on this will be included in the talk. However, the talk will start with an introduction to our Department of Informatics followed by an introduction to the different projects at our Robotics and Intelligent Systems research group including applying evolutionary computing in robotics.
Jim Torresen received his M.Sc. and Dr.ing. (Ph.D) degrees in computer architecture and design from the Norwegian University of Science and Technology, University of Trondheim in 1991 and 1996, respectively. He has been employed as a senior hardware designer at NERA Telecommunications (1996-1998) and at Navia Aviation (1998-1999). Since 1999, he has been a professor at the Department of Informatics at the University of Oslo (associate professor 1999-2005). Jim Torresen has been a visiting researcher at Kyoto University, Japan for one year (1993-1994) and four months at Electrotechnical laboratory, Tsukuba, Japan (1997 and 2000). His research interests at the moment include reconfigurable hardware, evolvable hardware, system-on-chip design and applying this to complex real-world applications. Several novel methods have been proposed. He has published a number of scientific papers in international journals, books and conference proceedings. He is in the program committee of more than ten different international conferences as well as a regular reviewer of a number of international journals (mainly published by IEEE and IET). He also acts as an evaluator for proposals in EU FP7.
Main objective of this presentation is to outline the possible ways how to achieve a substantial acceleration in case of advection-diffusion equation (A-DE) calculation, which is commonly used for a description of the pollutant behavior in atmosphere. A-DE is a kind of partial differential equation (PDE) and in general case it is usually solved by numerical integration due to its high complexity. These types of calculations are time consuming thus the main idea here is to adopt CUDA platform and commodity GPU card to do the calculations in a faster way. The solution is based on Runge-Kutta method to handle the integration. As a matter of fact, the selected approach involves number of auxiliary variables and thus the memory management is critical in order to achieve desired performance. Several variants of the solution have been implemented where each one use a different memory access scheme. Detailed evaluation is provided where the obtained results show a tremendous processing speed up in comparison to CPU.
Využití umělé inteligence a přírodou inspirovaných algoritmů v aplikacích, a to zvláště těch, kde hraje roli zpracování dat v reálném čase, se často neobejde bez hardwarové akcelerace. Typickou oblastí je zpracování multimediálních dat v reálném čase. Současný rozvoj technologií pro výrobu čipů poskytuje široké spektrum platforem, a to jak zákaznické obvody ASIC (Application-Specific-Integrated-Circuit) a obvody FPGA (Field-Programable-Gate-Array), tak i řadu dnes dostupných specializovaných architektur jako jsou instrukční sady SIMD (SSE), vícejádrové symetrické nebo heterogenní procesory. Přednáška se zaměřuje na využití lineárně aproximovaných funkcí pro implementaci perceptronů a RBF neuronů na obvodech FPGA. Dále pak seznamuje s architekturou procesorů Cell a jejím využitím pro paralelní výpočty. Představuje opensource balík CIVToolkit, který je vyvíjen jako knihovna algoritmů pro procesory Cell. Závěr přednášky je věnován využití moderních grafických akcelerátorů pro negrafické výpočty v oblasti výpočetní inteligence.
Testovatelnost patří k nejdůležitějším faktorům, které jsou zákazníkem vyžadovány spolu se spolehlivostí, rychlostí, spotřebou, cenou atd. Odhad testovatelnosti silně závisí na přesnosti informace, z níž vychází metody tzv. analýzy testovatelnosti. Na semináři budou představeny následující výsledky předchozího výzkumu v oblasti analýzy testovatelnosti datových cest číslicových obvodů: princip navrženého algoritmu analýzy testovatelnosti, struktura knihoven použitých k uchování potřebné informace vycházející z tzv. transparentních modelů, knihovna TASTE a příklad aplikace založené na využití funkcí této knihovny.
V prezentaci bude představen nový algoritmus iterativní dekompozice pro vícevýstupové Booleovké funkce s vestavěnou heuristikou pro uspořádání proměnných. Algoritmus vytváří kaskádu náhledových tabulek (look-up table, LUT) a současně suboptimální vícekoncový binární rozhodovací diagram (Multi-Terminal Binary Decision Diagram, MTBDD). Přístup je ilustrován na praktických příkladech třech typů arbitrů.
Scheduling of collective communications (CC) in interconnection networks possibly containing faulty links has been done with the use of the evolutionary techniques. Inter-node communication patterns scheduled in the minimum number of time slots have been obtained. The results show that evolutionary techniques often lead to ultimate scheduling of CC that reaches theoretical bounds on the number of steps. Analysis of fault tolerance by the same techniques revealed graceful CC performance degradation for a single link or node fault. Once the faulty region is located, CC can be re-scheduled during a recovery period.
Prezentace do značné míry odlehčuje typická vědecká témata seminářů a zabývá se srovnáním komerčního a akademického světa v oblasti sítí, monitoringu sítí a hardwarově akcelerovaných zařízení. Někdy až vtipné ale na druhou stranu z důvodu zpětné vazby pro výzkum velmi cenné zkušenosti jsou v závěru doplněny náměty na možnou bližší spolupráci obou sfér.
Klasifikace paketů je proces, který každému paketu přiřadí jedno odpovídající pravidlo z předem zadané množiny pravidel, uspořádané podle priority. Takovou operaci je nutné provádět v mnoha síových zařízeních, typickým příkladem je firewall - paketový filtr. Opodstatněným požadavkem správců sítí je potom deterministické chování systému, zejména konstantní propustnost. Takovou vlastnost dnes mají pouze zařízení využívající TCAM k uložení pravidel. Nevýhody TCAM (vysová cena, spotřeba) odstraňují algoritmické přístupy k řešení problému, které však nedosahují konstantní propustnosti. V diplomové práci jsem navrhnul nový algoritmus klasifikace paketů, který pro každý paket přistoupí právě dvakrát do externí paměti, nezávisle na počtu a složitosti pravidel, i na typu paketu. V doktorském studiu se chci zaměřit především na snížení paměové náročnosti algoritmu. Ačkoliv paměová složitost je v nejhorším případě exponenciální, zdá se že pro běžné množiny pravidel lze provést několik triků pro významné ušetření paměti.
V prezentaci budou představeny výsledky diplomové práce na téma rychlé vyhledávání regulárních výrazů v technologii FPGA. Pro vyhledávání je použito deterministických konečných automatů. Vysoké rychlosti je dosaženo pomocí transformace vstupní abecedy, což umožňuje akceptování více vstupních znaků v jediném kroku automatu. Výsledný automat má obrovskou, ale řídce zaplněnou tabulku přechodů. Práce diskutuje algoritmy perfektního hashování, které umožňují vyhledávat v tabulce přechodů v konstantním čase. Na závěr budou diskutovány další možné směry výzkumu, který bude prováděn v rámci disertační práce.
V prezentaci jsou diskutovány nynější způsoby identifikace aplikačních protokolů uprostřed síové infrastruktury a jejich problémy. Dále bude představen model identifikace aplikačních protokolů a výsledky simulací navrženého modelu. V závěru prezentace bude představena navržená architektura sondy pro identifikaci aplikačních protokolů a dosažené výsledky. Bude prezentována problematika extrakce položek z hlaviček síových protokolů s ohledem na využití v různých síových aplikacích. Bude představen prototyp extrakční jednotky a také budou diskutovány optimalizace a další směry vývoje v této oblasti.
V prezentaci jsou představeny základní myšlenky a experimenty s aplikací hlídacích obvodů do architektur respektujících odolnost proti poruchám. Je nastíněná předpokládaná metodika pro generování různých posloupností FT architektur s různou úrovní zabezpečení a jejich implementace do obvodů FPGA. Diskutovány jsou také prvotní výsledky experimentů z této metodiky. V závěru prezentace bude nastíněn směr dalších dílčích kroků při řešení navrhované metodiky.
Modern GPUs with their huge computing capacity and massive parallel architecture are beginning to be used in various fields of computer science as an acceleration unit for scientififc computation. In this presentation a brief description of the NVIDIA CUDA computing system will be given. Two applications illustrating the possibilities of this framework will be discussed - execution speed-up of Matlab-based methods useful for image compression and Cartesian Genetic Programming (CGP) paradigm acceleration.
The presentation will be comprising of two parts: (1) The general aspects of Indian life, culture, education system and prominent places to visit. (2) The sceintific aspects of how the Matlab Inbuilt fucntions could be potentitally accelerated with CUDA (Compute Unified Device Architecture) primarly focussing on the functions related to wavelet image compression.
Na semináři bude uveden přehled metod pro optimalizaci funkcí reálných parametrů. Soustředíme se na metody přímého prohledávání, tedy na situaci, kdy o optimalizované funkci nic nevíme (např. neznáme derivace). Od stručného přehledu klasických metod se přes evoluční strategie dostaneme k algoritmům typu EDA a k algoritmu CMA-ES, který je v současné době považován za špičku v této oblasti. Činnost některých algoritmů bude demonstrována graficky.
Na semináři bude představeno polymorfní hradlo NAND/NOR řízené napájecím napětím, které bylo realizováno technologií AMIS 0,7 mikronů v rámci projektu Metody návrhu polymorfních číslicových obvodů (GAČR 102/06/0599). Dále bude uveden prototyp samočinně testovatelné sčítačky, která toto hradlo využívá. Na závěr budou diskutovány další potenciální aplikace polymorfních hradel.
Zatímco při vývoji softwarových aplikací se relativně dávno přešlo od jazyka strojových instrukcí k objektově orientovaným přístupům, při vývoji programovatelného hardware se stále nejvíce využívají jazyky VHDL a Verilog z 80.let minulého století. Cílem mé dizertační práce je proto vytvořit metodiku pro rychlou tvorbu síových aplikací s využitím komponentového programování a dále metodiku pro automatické zabezpečení systémů na různých úrovních s cílem dosáhnout vyšší bezpečnosti a odolnosti proti poruchám. V rámci prezentace budou představeny teoretická východiska, doposud navržené metody a směry dalšího vývoje mé dizertační práce.
V prezentaci budou představeny výsledky evolučního návrhu násobiček, které produkují součin vstupní hodnoty x s několika předem definovanými konstantními koeficienty. Těchto koeficientů může být i několik desítek. Takové násobičky je výhodné použít při obvodové implementaci číslicových filtrů. Navržená metoda je v určitých případech schopna vylepšit nejlepší známá řešení.
Celulární automat (CA) se jeví jako slibný výpočetní model pro budoucí masivně paralelní výpočetní systémy. Důležitými předpoklady pro vznik takových systémů jsou rychlá konfigurace a odolnost proti poruchám. Sebereplikace by mohla být řešením těchto požadavků. Prezentace bude obsahovat přehled současných technik sebereplikace a zmíněny budou i některé fyzické platformy implementující CA, jako např. Embryonics či Cell Matrix.
Náplní této prezentace bude představit jazyk PSL z hlediska jeho praktického využití. Dále bych chtěl ukázat výhody a problémy, které se mohou vyskytnout při návrhu obvodů s použitím jazyka PSL v simulačním programu MODELSIM. V další části představím využití softwaru FoCs od firmy IBM.
V rámci prezentace budou představeny tři malé instance rekonfigurovatelných obvodů a budou analyzovány jejich vlastnosti pomocí hrubé síly a evolučního algoritmu. Ačkoli jsou navržené obvody velmi podobné, vykazují značné rozdíly zejména v počtu možných unikátních implementovatelných logických funkcí, citlivosti funkce na inverzi bitů v konfiguračním řetězci a průměrném počtu generací evolučního algoritmu potřebných k nalezení žádané funkce. Pokud se nám podaří identifikovat citlivé bity rekonfigurovatelného obvodu, můžeme tuto znalost zahrnout do evolučního algoritmu.
Prezentace v úvodu popisuje virtualizaci počítače zejména z hlediska vstupně/výstupních síových operací. Dále jsou zmíněny problémy spojené s virtualizací a je navrženo jejich řešení.
V rámci prezentace bude představena metodika návrhu polymorfních obvodů. Bude prezentována konstrukce binárních rozhodovacích diagramů, způsoby redukce diagramů a následně jejich syntéza do polymorfního obvodu. V závěru prezentace budou uvedeny výsledky provedených experimentů na vybraných obvodech.
Tento seminář se bude zabývat dvěma oddělenými tématy. Nejprve bych rád představil nové metody a dosažené výsledky v oblasti optimalizace skupinových komunikačních vzorů, které vedly k výraznému urychlení samotného procesu optimalizace. Díky těmto akceleračním heuristikám byla rovněž nalezena nová teoretická dolní mez časové složitosti, jenž najde své uplatnění především u speciálních propojovacích sítí. Druhou část semináře se budu zabývat paralelizací pokročilého evolučního algoritmu BMDA. Nově navržená technika využívá metody přenosu a kombinace dílčích pravděpodobnostních modelů za účelem akcelerace optimalizace při zachování vysoké efektivity daného algoritmu.
Při návrhu moderních číslicových obvodů se čím dál častěji dostává do popředí požadavek na nízký příkon návrhu při zachování jeho dobré testovatelnosti. Při použití běžně dostupných DfT nástrojů lze sice dosáhnout poměrně dobré testovatelnosti, nicméně příkon během aplikace takto vygenerovaných testů je často vyšší ve srovnání s příkonem v běžném funkčním režimu. V příspěvku bude představena metoda pro optimalizaci testů generovaných profesionálním nástrojem pro nízký příkon. Další část příspěvku bude věnována optimalizaci testu pro nízký příkon s využitím transparentních datových cest (I-cest).
Seminář se bude zabývat poslední verzí formálního modelu testovatelných bloků (TB). Dále pak představím problémy, které nastávají při použití metodiky rozdělení obvodu na TB a jejich řešení.
V prezentaci bude představena metoda pro optimalizaci testu obvodu, která vychází ze změny funkce vnitřních prvků obvodu před započetím testu. Taková změna za jistých předpokladů může vést ke zlepšení parametrů testů obvodu jako např. ke snížení potřebného počtu testovacích vektorů nebo zlepšení pokrytí poruch. Bude představena deterministická metoda nacházení možných změn funkce vnitřních prvků obvodu a výsledky této metody nad benchmarkovou sadou ISCAS85. Na závěr budou diskutovány možnosti provádění změn funkce vnitřních prvků v reálných obvodech.
V poslední době se stále častěji využívá v oblasti evolučního návrhu tzv. kartézské genetické programování (CGP), které bylo původně vytvořeno pro návrh kombinačních obvodů. CGP používá poměrně specifický způsob reprezentace a kódování kandidátního řešení. Narozdíl od genetického programování využívajícího n-ární strom, je reprezentace CGP mnohem bližší řešenému problému. Další výhodou je neměnný počet uzlů, který mj. umožňuje efektivní hardwarovou realizaci. Známými problémy evolučního návrhu jsou však poměrně špatná škálovatelnost a značná doba potřebná k nalezení požadovaného řešení, která navíc exponenciálně závisí na počtu vstupů (v případě evolučního návrhu komb. obvodů). Tento problém lze částečně překonat nasazením vyššího výpočetního výkonu a paralelizací výpočtu. Jinou možností je využít hardwarový akcelerátor, který umožňuje výrazné zkrácení doby nutné k nalezení požadovaného řešení. Prezentace je rozdělena na tři části. Cílem první části je představit možnosti akcelerace CGP a dosažené výsledky. Výsledky budou demonstrovány na úloze evolučního návrhu kombinačních obvodů. Druhá část bude zaměřena na možnosti optimalizace počtu použitých hradel. Na závěr bude představena hardwarová platforma využívající FPGA Virtex II Pro. Tato platforma umožňuje řešit řadu problémů -- např. regresi v oblasti celých čísel, evoluční návrh kombinačních obvodů, evoluční návrh řadicích sítí, evoluční návrh násobiček využívajících pouze sčítání a posuvy apod.
Ve dnech 12.11. až 16.11. probíhal pod záštitou Akademie věd ČR kurz základů vědecké práce. V rámci tohoto kurzu proběhlo více než 15 přednášek. Seminář účastníkům přiblíží poslání kurzu a pokud možno i náplň jednotlivých přednášek.
V prezentaci jsou představeny základy jazyka PSL (Property Specification Language) a způsob vytváření hlídacích obvodů pomocí tohoto jazyka. Součástí prezentace je také představení nástroje FoCs firmy IBM pro překlad vlastností hlídacích obvodů popsaných v PSL do VHDL, Verilogu nebo C++. V závěru je demonstrován příklad hlídacího obvodu pro protokol LocalLink firmy XILINX získaného jako VHDL komponenta z popisu specifikace protokolu v jazyce PSL.
The contents of this presentation is primarily focused on multidimensional image processing techniques and their applications. At first selected contemporary methods will be briefly discussed. However, an adequate representation of geometric features within an image or exploitation of multidimensional information dependency is desirable. In this context main attention will be given to extension of wavelet methods and deployment of multidimensional filter banks. The conclusion suggests possibilities for hardware acceleration and contains also preliminary experiments.
V prezentaci je představena platforma NetCOPE pro rychlý vývoj (nejen) síových aplikací nad technologií FPGA. Platforma zahrnuje protokol pro přenos dat ve formě rámců, vstupní a výstupní síové bloky, vysokorychlostní propojení se softwarovou vrstvou a sadu jednotek pro analýzu a zpracování síového provozu. Mimo klíčových bloků platformy NetCOPE budou představeny ukázkové aplikace nad touto platformou, bude uvedeno srovnání s platformou NetFPGA a budou uvedeny směry dalšího vývoje.
The presentation will cover the area of finite state machine (FSM) localization in intellectual property (IP) softcores. A set of behavioral notation softcores with FSM, called controllers, was analyzed by currently developed 3PE heuristic method and the results of these experiments will be presented.
Mezi klasické techniky používané pro řízení postav v akčních a RPG hrách patří konečné automaty, pravidlové systémy a architektura BDI - obecně techniky reaktivního plánování. Problém nastává v okamžiku, kdy chceme simulovat veliký svět, ve kterém se navíc odehrává nějaký příběh. Zaprvé jsme limitováni omezenými výpočetními zdroji - nelze simulovat celý svět detailně. Zadruhé potřebujeme zvláš representovat osnovu příběhu, který se může rozvíjet na několika místech zároveň (svět je veliký) - tuto osnovu totiž nelze "schovat" do reaktivních plánů postav. První část přednášky podává úvod do problematiky level of detail AI, tedy techniky na automatické zjednodušování simulace, která nejsou ve středu dění. Technika je analogií "grafické level of detail", jež se používá na zjednodušení representace scény v místech dále od pozorovatele, a tím zrychlení jejího zobrazení. Místo zjednodušení representace scény se ale pracuje se zjednodušováním celého prostoru a reaktivních plánů postav. Druhá část přednášky podává úvod do problematiky storytellingu a zabývá se jednou konkrétní technikou pro representování osnov v příběhů, jež staví na Petriho sítích. Oproti jiným technikám je tato vhodná pro veliké virtuální světy. Budou ukázány i prototypové implementace obou mechanismů.
Stavové automaty (konečné převodníky) lze využívat jako prediktory skoků v procesorech. Ke konstrukci těchto prediktorů lze použít evoluční algoritmy. Takto navržené prediktory jsou ale optimalizovány pro běh jedné skupiny programů, pro které byly navrženy. V jiných skupinách selhávají. V prezentaci bude posán systém pro online evoluci prediktorů za běhu programu, které se dokáží adaptovat a zlešovat tak svoji výkonnost.
Na semináři bude představen současný stav problematiky evoluční optimalizace v dynamickém prostředí, včetně testovacích úloh. Bude věnována pozornost klasifikaci dynamických optimalizačních problémů. V závěru budou prezentována východiska disertační práce.
Ing. Petr Mikušek: Přenosem spouštěné
architektury, dekompoziční techniky pro aplikačně specifické
systémy
Ing. Jiří Tobola: NetCOPE - platforma pro rychlý
vývoj síových aplikací
Ing. Jan Winter: Bezpečné propojení počítačů -
Zamyšlení k tématu disertace
Ing. Michal Pajgrt: Programové
vybavení pro komunikaci a nastavení jednotky pro sběr dat JSD600
Ing. Tomáš Pečenka: Prostředky a metody pro
automatické generování testovacích obvodů
Ing. Miloš
Ohlídal: Evolutionary design of collective communication based on
prediction of conflicts in interconnection networks
Ing. M. ádník - Zkoumání síového provozu na
úrovni toků
Ing. L. aloudek - Od evolučního návrhu na
úrovni tranzistorů k výpočetním architekturám pro
nanotechnologie
Ing. L. Čapka - Akcelerace grafických operací
v FPGA, evoluční optimalizace první fáze syntézy číslicového
obvodu
Prezentace bude obsahovat popis struktury systému schopného evolvovat prediktory časových řad (vývoj kurzů ve FOREXu) s adaptací na měnící se prostředí. Bude popsána funkce prediktoru, některé implementační detaily a problémy, které jsou s tím spojené. Součástí bude shrnutí práce za jeden rok doktorského studia a plán budoucích prací.
V rámci prezentace budou uvedeny některé z nových směrů v oblasti komprese dat. Pozornost bude věnována především metodám hyperspektrální komprese, a už v podobě rozšíření možností klasických transformačních metod nebo zcela nových postupů. Rovnež bude nastíněno využití komprese pro zpracování medicínských dat. Součástí prezentace bude i stručné shrnutí práce v prvním ročníku doktorského studia a plán budoucích prací.
Prezentace se bude zabývat návrhem nové metodologie využití rekonfigurace FPGA v diagnostice a tvorbou systémů odolných proti poruchám. Navržená metodika je založená na automatizovaném vytváření hlídacích obvodů pro testování správného chování komunikačních protokolů. Na základě formálního popisu chování protokolu v definičním jazyce je vygenerována odpovídající VHDL komponenta, která detekuje stavy neodpovídající specifikaci daného protokolu. Dále bude uvedené, co je z disertace hotovo a představen plán dalších činností.
Prezentace bude obsahovat nové výsledky v oblasti zvyšování testovatelnosti IP jader v behaviorální formě zápisu, včetně formálních metod, experimentů, a dalšího plánovaného výzkumu. Součástí prezentace bude i shrnutí výsledků z oblasti disertační práce a plán pro další postup.
Prezentace se bude věnovat možnosti využití evolučních algoritmů pro návrh bezpečnostních protokolů (konkrétně 'amplifikačních' protokolů používaných pro zvýšení bezpečnosti sdíleného klíče v částečně kompromitovaných sítích) a útočníkových strategií pro rozmisování odposlouchávacích uzlů v bezdrátových sensorových sítích. Při návrhu protokolů je kvalita (fitness) kandidátních protokolů hodnocena s využitím síového simulátoru namísto formálního verifikačního nástroje. Tuto záměnu lze provést, nebo hledaný protokol popisuje způsob kompozice z jednodušších podprotokolů, u kterých lze korektnost formálně ověřit a které lze bezpečným způsobem komponovat. Lze tak dosáhnout velmi jemného odstupňování kvality hodnoceného protokolu jako poměr bezpečných komunikačních linek vůči kompromitovaným. Všechny dosud publikované protokoly pro zkoumaný problém byly znovunalezeny a protokol s vyšší úspěšností resp. výrazně menší zprávovou náročností byl objeven. Při návrhu útočníkových strategií byl hledán vzor pro rozmisování odposlouchávacích uzlů tak, aby útočník maximalizoval počet kompromitovaných komunikačních linek v síti, opět byla fitness počítána s využitím simulátoru.
V prezentaci budou uvedeny možnosti využití polymorfních hradel při testování konvenčních obvodů. Bude představen přístup využívající polymorfní hradla, který vede k redukci potřebného počtu testovacích vektorů pro test obvodů. Dále budou uvedeny výsledky prvních experimentů na základních obvodech s využitím uvedeného přístupu. Na závěr prezentace bude uveden předpokládaný směr následujících prací.
V prezentaci budou shrnuty aktuální výsledky v oblasti syntézy polymorfních obvodů. Součástí prezentace bude rovněž informace o stavu rozpracovanosti disertační práce a plán prací na další období.
V příspěvku bude prezentována metoda umožňující rozdělení obvodu na testovatelné bloky. Budou diskutovány možnosti využití testovatelných bloků pro snížení příkonu obvodu během testu. Budou představeny navržené a implementované metody pro odhad příkonu během testu, optimalizaci řetězce scan, optimalizaci testovacích vektorů a vliv těchto optimalizací na příkon, pokrytí chyb a délku testu. Do celého procesu je zapojen také profesionální software od Mentor Graphics. Budou prezentovány výsledky dosažené s volně dostupnými benchmarkovými obvody. Bude probrána možnost využití obvodů generovaných na FIT a další možnosti rozšíření. Součástí prezentace bude rovněž informace o stavu rozpracovanosti disertační práce a plán prací na další období.
V příspěvku budou představeny úpravy SOMA algoritmu pro dynamické optimalizační úlohy. Bude popsán vliv použití shluků, vymírání jedinců, jako způsob udržování diverzity, a omezení algoritmu. Budou prezentovány experimentállní výsledky na úloze s pohyblivými vrcholy. Součástí prezentace bude rovněž informace o stavu rozpracovanosti disertační práce a plán prací na další období.
V prezentaci budou vysvětleny principy nejpoužívanějších konvenčních algoritmů pro konstrukci řadicích a mediánových sítí. Dále bude diskutována jejich vhodnost pro implementaci v FPGA a případné použití pro konstrukci obrazových filtrů (medián, adaptivní medián).
V příspěvku bude představena nová metoda evolučního návrhu využívající development pro konstrukci generických struktur kombinačních násobiček. S ohledem na možnost konstrukce nepravidelných struktur je do vývojového systému zavedeno tzv. prostředí (inspirace v biologii) reprezentující jistou externí formu řízení vývojového procesu. V této souvislosti jsou studovány možnosti adaptace vyvíjených obvodů na různé tvary prostředí s využitím vlastností zvolené obvodové reprezentace. Dále budou diskutovány výhody a nevýhody uvedeného systému a možné směry dalšího výzkumu v této oblasti.
Na semináři budou představeny základní pojmy z oblasti systémů pracujících v reálném čase (krátce Real-Time systémů či jen RT systémů), a to zejména: logický model RT systému, klasifikace RT systémů, ilustrace ke specifikaci a verifikaci RT systémů. Dále budou představeny pojmy z oblasti RT operačních systémů (RTOS): ilustrace k typům a analýze výkonnosti jader RTOS, model RT úloh a plánování množin RT úloh. S ohledem na náročnost jednotlivých témat a na čas vyhrazený pro seminář očekávejte spíše ilustrační příklady k jednotlivým pojmům než jejich formální definice.
V příspěvku budou shrnuty principy dynamické rekonfigurace FPGA. Pozornost bude zaměřena na její využití při návrhu systémů odolných proti poruchám, budou popsány pojmy související s touto oblastí. Budou popsány techniky detekce poruch v FPGA, metody testování CLB a propojovací sítě. Budou presentovány principy částečné rekonfigurace FPGA a možnosti, které v tomto směru nabízejí současná FPGA.
Cílem prezentace je seznámit posluchače s nelineárními obrazovými filtry navrženými pomocí kartézského genetického programování, které byly v poslední době předmětem zájmu a jeví se jako výjimečné svou schopností konkurovat konvenčnímu řešení. Kromě shrnutí a vyhodnocení dosažených výsledků bude představeno několik variat mediánového filtru, které mohou dosahovat mnohem lepší kvality než standardně používaný mediánový filtr. Tato přehlídka bude zakončena ukázkou z výsledků dosažených poměrně novou matematicky fundovanou metodou, která kombinuje variační přístup s mediánovým filtrem. Na závěr této části bude detailněji rozebrána jedna ze zajímavých a pokročilejších metod filtrace obrazu a sice adaptivní mediánový filtr. Závěrečná část bude věnována srovnání dosažených výsledků se známými řešeními jak z pohledu kvality tak z pohledu možnosti hardwarové realizace (akcelerace).
V poslední době lze sledovat zajímavý trend, kdy je stále větší pozornost, a už ze strany odborné veřejnosti či vědeckých kruhů, věnována obvodům typu FPGA. Díky své flexibilitě nalézají uplatnění při tvorbě specializovaných HW prostředků v mnoha oblastech. Cílem tohoto příspěvku je ukázat možnosti využití obvodů FPGA pro účely komprese dat. Nejdříve budou stručně shrnuty některé z důležitých pojmů a základní přístupy ke kompresi dat v obecné rovině. Následně se pozornost zaměří na transformační a predikční kódování s ohledem na realizaci v FPGA. Budou uvedeny některé zajímavé architektury a praktické aplikace. Závěrečná část nabídne přehled pokročilých metod a úvahy o možném směru dizertační práce.
Předmětem prezentace bude popis struktury (programové implementace) systému využívajícího statické (neměnné) prostředí pro evoluci jedinců. Součástí této prezentace bude popis modifikace tohoto systému s ohledem na měnící se stav prostředí (trénovací množiny). Vzhledem k použití tohoto systému pro MOEA algoritmy bude popsána datová strukturu pro uchovávaní nedominovaných jedinců, která je výhodnější než klasicky využívaný lineární seznam.
Hardwarové akcelerátory pro hledaní podobnosti hrají důležitou roli ve zvyšujícím se počtu moderních biologických aplikací. Dokáží zredukovat časovou složitost z kvadratické na lineární a vytvořit zrychlení v řádu stovek až tisíců oproti odpovídajícím softwarovým implementacím. Jejich širokému nasazení však brání jejich nedostatečná flexibilita a modularita, která je klíčová pro často proměnné typy úloh. S ohledem na tyto skutečnosti, je snaha vyvinout automatizované metody, které by dokázaly automaticky navrhovat a implementovat tyto akcelerátory s ohledem na dosažení maximálního výkonu a efektivního využití dostupných zdrojů. V prezentaci bude uvedena problematika související s návrhem takovýchto obvodů, bude popsána metoda pro automatické mapování vstupních úloh na konfigurovatelné architektury a navržená metoda bude ohodnocena na několika typických úlohách z oblasti bioinformatiky.
Prezentace bude zaměřena na rychlé vyhledávání řetězců a regulárních výrazů s využitím programovatelného hardware. Budou ukázány možnosti prefiltrace s využitím "Reverz factor" algoritmu pro regulární výrazy. Cílem prefiltrace je zejména úsporu plochy na čipu při vysokorychlostním zpracování pomocí FPGA. Uvedený přístup bude demonstrován na systému IDS (Intrusion Detection System).
Na semináři bude představen nový koncept ostrovního modelu využitého pro paralelizaci BMDA (Bivariate Marginal Distribution Algorithm) evolučního algoritmu. Tento koncept využívá mimo tradiční migrace jedinců též migraci části struktury pravděpodobnostního modelu jednotlivých ostrovů.
Na prezentaci bude předvedeno, čeho by se měl autor při psaní své disertační práce vyvarovat a co by neměl opomenout. Nesmíme opomenout prezentovat nově naměřené výsledky a posluchači budou i mimo jiné seznámeni s postupem práce na disertační práci.
Implementace vyhodnocovací části algoritmu adaboost provádějícího klasifikaci v programovatelném logickém poli FPGA. Jedná se o hledání obličejů v obraze. Součástí systému je DSP zajišující komunikaci mezi PC a FPGA.
Prezentace heuristických rozšíření již definovaných metodik pro vyhledávání stavového řízení v softcore IP jádrech, pomocí kterých lze zvýšit úspěšnost automatických metod pro detekci konečných automatů a převodníků zakódovaných ve VHDL. Součástí prezentace jsou i experimentální výsledky metodik.
V první části budou formou krátké přednášky shrnuty nejnovější poznatky a výsledky získané během uplynulého roku. Zejména bude představen pokus o vytvoření formálního modelu obecného vývojového systému pro potřeby evolučního návrhu, jeho výhody, nevýhody a osud v souvislosti s dalším výzkumem. Druhá část (zbyde-li čas) bude věnována obrázkové prezentaci z koutku jedné severské země.
Na semináři bude prezentována metoda rozdělení obvodu na testovatelné bloky a její možné využití pro vytvoření metodiky vyhodnocující příkon během aplikace testu. Cílem prací je ověření, zda použitím částečného řetězce scan a přístupu přes testovatelné bloky, je možné dosáhnout nižšího příkonu než u metod využívajících plného řetězce scan. V příspěvku bude také diskutována problematika vyčíslení příkonu na úrovni RTL a budou představeny některé zjednodušující modely pro modelování příkonu. Na závěr bude prezentován další postup, jehož cílem je provést experimenty na obvodech z benchmarkové sady ISCAS a výsledky porovnat s vybranými metodami z literatury a dále porovnání navržené metody s komerčním ATPG generátorem Flextest a SATPG generátorem Flextest/Fastscan.
Prezentace bude zaměřena na elektrické vlastnosti polymorfních obvodů. V první části uvede doposud zjištěné poznatky o existujících polymorfních hradlech s důrazem na analýzu jejich analogových vlastností. Dále uvede základní problémy spojené s jejich fyzickou implementací v existujících technologiích a na závěr budou představena dvě nová hradla s lepšími elektrickými i fyzickými vlastnostmi.
V prezentaci budou představeny současné výsledky evolučního návrhu polymorfních obvodů (PO) realizujících více funkcí. Načež bude navazovat část, týkající se konvenční metody návrhu takových PO. Tato metoda posunuje hranice některých omezení daných evolučním návrhem, a to především problému škálovatelnosti. Další část prezentace bude věnována návrhu PO realizujících jednu funkci, který u vybraných kombinačních obvodů dává možnost snížení ceny/plochy obvodu.
Obsahem semináře bude přehled používaných metod a pravděpodobnostních modelů pro nestacionární funkce, resp. dynamické systémy. Budou představena základní kritéria modelu použitelného pro EDA algoritmy. Na závěr zmíním předběžné výsledky úprav BOA algoritmu.
Budou uvedeny základní pojmy diagnostiky související s principy aplikace testu. Pozornost bude dále zaměřena na vývoj principů testování číslicových systémů a vývoj principů aplikace testu číslicových obvodů. V souvislosti se způsoby aplikace testu budou popsány způsoby řešení řiditelnosti/pozorovatelnosti v jednotlivých generacích. Bude upozorněno na problémy, které existují v souvislosti s narůstajícím počtem prvků v testovaném prvku (na křemíkovém plátku) a disproporcí mezi rychlostí prvků obvodu a rychlostí primárních vstupů/výstupů.
Přednáška bude věnována několika postupům pro zvýšení efektivity a robustnosti evolučních algoritmů. V první části budou popsány dva přístupy pro zabránění předčasné konvergence u klasických genetických algoritmů. Ukážeme si, že tyto postupy nejen zvyšují explorativní schopnost genetického algoritmu, ale také umožňují řešení dynamických optimalizačních problémů, u kterých se optimum mění v čase. Druhá část přednášky bude věnována iterativnímu optimalizačnímu algoritmu, který využívá evoluční algoritmus pro hledání vhodných modifikací aktuálního řešení v dané iteraci. Ukážeme si výsledky dosažené na klasické kombinatorické optimalizační úloze obchodního cestujícího a popíšeme třídu problémů vhodných pro tuto metodu. V případné diskuzi bych se chtěl věnovat například možnostem aplikování popsaných algoritmů na problémy řešené na FIT.
Cílem je seznámit atraktivní formou zejména nové doktorandy s možnostmi "přežití" na zahraničních akcích konaných během doktorského studia. V rámci tohoto netradičního semináře proběhne prezentace vybraných fotografií tří zahraničních cest s následujícím obsahem: M. Bidlo - Reykjavík, Island, 2006 (konference Parallel Problem Solving from Nature), M. Ohlídal, J. Jaroš - Bialystok, Polsko, 2006 (5-th International Symposium on Parallel Computing in Electrical Engineering), V. imek - Oostende, Belgie, 2004 a 2005 (studijní pobyty)
In conventional design we make many assumptions about
the parts and rules that we use to construct things. We tend to adopt
the view that human expertise and insight is sufficient to construct
novel artifacts. Such a notion is beginning to be severely challenged
by systems that have been designed by evolutionary algorithms, for
instance, analogue electronic circuits, camera lenses, and antennas.
In a field called evolvable hardware researchers routinely apply
evolution to construct electronic circuits. In 1996 an English
researcher called Adrian Thompson applied these ideas to the
evolution of a digital circuit on a device called a Field
Programmable Gate Array (FPGA). He wanted to see if evolution could
come up with an efficient circuit. To his amazement evolution created
a circuit that utilized physical properties of the silicon chip that
he was unaware of and would not have been able to utilize even if he
had been. I began to think about the implications of this and started
to wonder whether evolution could "invent" circuits in
materials that we would not think of as suitable. In other words: Can
we use computer controlled evolution to help us find new technology?
Recently Simon Harding and I have shown that this is indeed possible.
We have evolved "circuits" inside a piece of Liquid
Crystals (yes the stuff inside your computer screen) that can perform
various computational tasks (e.g. robot control). In my talk I will
discuss the future prospects for evolving computational devices in
materials.
První část příspěvku bude obsahovat shrnutí diplomové práce, jejímž cílem bylo navrhnout a implementovat systém pro evoluci obrazových filtrů na funkcionální úrovni. Pomocí tohoto systému byla provedena řada experimentů s různými evolučními operátory. Kvalita jednotlivých operátorů byla porovnávána metodami pro ohodnocování povrchu fitness. Druhá část bude věnována popisu předmětu disertační práce, možnostem návrhu systémů pro predikci vývoje cen na trhu. Hlavní součástí tohoto systému by mělo být jádro využívající genetického programování.
První část prezentace bude věnována vyvíjejícím se obvodům a jejich obvodové realizaci. Zmíněno bude několik zajímavých obvodů, které využívají evolučních technik k vylepšení jejich výkonnosti. V druhé části bude představena navržená evoluční platforma, jejíž základ tvoří procesorové jádro PowerPC 405 integrované uvnitř FPGA čipu Virtex II Pro. Poslední část bude věnována využití navržené platformy v oblasti evolučního návrhu nelineárních obrazových filtrů (operátorů). Na závěr bude zmínka o tématu a cíli disertační práce.
V rámci prezentace bude ve stručnosti představen aktuální stav v oblasti kompresních algoritmů. Bližší pozornost bude věnována principům implementace kompresních algoritmů v rekonfigurovatelném prostředí. Na závěr bude diskutováno předpokládané zaměření disertační práce.
V příspěvku budou shrnuty výsledky diplomové
práce, jejímž předmětem bylo analyzovat a prostudovat
architektury počítačů a zaměřit se na moderní prvky soudobých
procesorů. Na základě zvolené architektury byl navržen a
implementován jednoduchý procesor a procesor doplněný 5-ti
stupňovou pipeline, rychlou vyrovnávací pamětí cache a
jednoduchou jednotku pro predikci skoků. Vše navrženo v jazyce
VHDL. Předmětem výzkumu a disertační práce jsou principy návrhu
systémů odolných proti poruchám a možnosti využití metod pro
periodickou a průběžnou diagnostiku. Zabývat se budeme úvahami,
jejímž výsledkem bude rozhodnutí o granularitě problému - jak
velké celky budou diagnostikovány s využitím metod průběžné
diagnostiky.
V příspěvku budou diskutovány používané metody plánování testu a možnosti optimalizace plánu testu číslicových systémů. Jako optimalizovaný parametr bude uvažován zejména příkon číslicového systému během aplikace testu. Dále budou zmíněny další možnosti snížení příkonu během aplikace testu. V rámci příspěvku budou prezentovány navržené metody a dosud dosažené výsledky. Na závěr budou představeny cíle budoucí dizertační práce a aktuální stav jejího řešení.
Cílem prezentace je seznámit posluchače s pojmem testovatelný blok (TB), stavem implementace vyhledávače TB a provedených testů. V závěru bude uvedena práce za celý rok a výhledy do budoucna.
Prezentace shrnuje dosavadní výsledky výzkumu v oblasti lokalizace stavového řízení v sofcore IP jádrech. Bude přednesen způsob analýzy jader založený na kompilačních technikách. Výsledky takové analýzy lze použít pro návrh alternativního testu jádra, který bude v prezentaci také zmiňován. Prezentace obsahuje možné směry dalšího výzkumu a formulaci cílů disertační práce.
V příspěvku budou shrnuty dosavadní výsledky výzkumu aplikace Bayesovského optimalizačního algoritmu na dynamické problémy. Dále bude navržena možnost využití evolučních algoritmů pro rekonfigutrovatelné výpočty. Prezentace bude obsahovat formulaci cílů dudoucí disertační práce.
V příspěvku budou shrnuty základní principy evolučního návrhu s využitím vývojových modelů (tzv. development). Na základě současných poznatků v této oblasti bude zavedena klasifikace developmentu na dva základní přístupy: nekonečný a konečný vývoj. Pro každý případ bude ve stručnosti uvedena případová studie s přehledem dosažených výsledků. Dále bude představen výzkum vlivu prostředí na složitost objektů generovaných vývojovým modelem. Na závěr budou představeny cíle budoucí dizertační práce a aktuální stav jejího řešení.
Prezentace bude zaměřená na polymorfní hradla, jejich modifikace a simulace v programech řady SPICE. Uvede prozatím dosažené výsledky a ukázky složitějších obvodů, které s nimi byly vytvořeny a úspěšně odsimulovány. Závěrem budou uvedeny další možné směry budoucího vývoje.
V části prezentace bude představen systém pro evoluční návrh jednoduchých polymorfních obvodů. Další část bude o vhodném nastavení parametrů pro evoluci jednoduchého polymorfního obvodu požadovaných vlastností. V závěru prezentace budou uvedeny možnosti dalšího vyzkumu v oblasti návrhu polymorfních obvodů.
Prezentace bude zaměřena na optimalizaci skupinových komunikačních vzorů (OAS, AAS, OAB, AAB) na wormhole propojovacích sítích. Bude prezentována technika schopná nalézt optimální plán (plán komunikace s minimální časovou složitostí) dané komunikace na libovolné propojovací síti. Na několika používaných propojovacích sítích budou shrnuty výsledky dosažené pomocí navržených evolučních algoritmů.
Na semináři budou prezentovány postupy, metody a výsledky získány v tomto roce. Hlavní rozdíly v pojetí přístupu plánování skupinové komunikace bez predikce a s predikcí. Zaměříme se i na implementační změny v plánovacím algoritmu. Bude nastíněna zbývající práce před sepsáním disertační práce.
V rámci prezentace bude uvedena nová generická architektura pro analýzu podobnosti biologických sekvencí určená pro implementaci v FPGA. Dále bude prezentována metoda, která dokáže efektivně mapovat velkou škálu úloh na tuto architekturu s ohledem na dosažení maximálního výkonu a efektivního využití dostupných zdrojů na čipu. Na závěr budou naznačeny další směry vývoje a využití vytvořené platformy pro akceleraci algoritmů na vyšší úrovni.
Prezentace bude zaměřena na rychlé vyhledávání řetězců a regulárních výrazů s využitím programovatelného hardware. Budou shrnuty výsledky dosažené pomocí navržených optimalizací a provedeno srovnání se současnými přístupy. Budou diskutovány další možnosti paralelního zpracování pro urychlení vyhledávání.
V prezentaci budou představeny nové poznatky a výsledky z oblasti evolučního návrhu testovacích obvodů získané během tohoto roku. Na začátku bude krátce představen princip navržené metody. Dále bude podrobněji popsán způsob návrhu testovacích obvodů a způsob ohodnocení diagnostických vlastností obvodu. V závěru prezentace budou představeny dosažené výsledky a postupy používané pro ověření vlastností vytvořených obvodů.
Since chip multiprocessors are quickly penetrating new application areas in network and media processing, their interconnection architectures become a subject of sophisticated optimization. One-to-All Broadcast (OAB) and All-to-All Broadcast (AAB) group communications are frequently used in many parallel algorithms and if their overhead cost is excessive, performance degrades rapidly with a processor count. This paper deals with the design of a new application-specific standard genetic algorithm (SGA) and the use of Hybrid parallel Genetic Simulated Annealing (HGSA) to design optimal communication algorithms for an arbitrary topology of the interconnection network. Each of these algorithms is targeted for a different switching technique. The OAB and AAB communication schedules were designed mainly for an asymmetrical AMP network and for the benchmark hypercube network using Store-and-Forward (SF) and Wormhole (WH) switching.
The presentation will deal with test scheduling under power constraints. An approach based on genetic algorithm operating on the test application conflict graph will be presented. The main goal of the method is to minimize test application time with consideration of structural resource allocation conflicts and to ensure that test application schedule doesn't exceed chip power limits. The proposed method was implemented using C++ and experimental results with ITC'02 SOC benchmark suite will be also presented.
Genetic Parallel Programming (GPP) evolves parallel programs for MIMD architectures with multiple arithmetic/logic processors (MAPs). This paper describes a tool intended for rapid development of GPP applications. A new software tool is proposed which is able to generate a simulator (in C language) of the MAP and a VHDL implementation of the MAP whose structure and parameters are specified in an input xml file. The proposed tool is intended to serve as first version of the core generator for MAPs utilized in GPP. Typical MAPs are synthetized and their performance is compared against the simulation running on a common PC for a typical task - a symbolic regression.
V prezentaci bude představena sada testovacích obvodů FITTest_BENCH06. Jedná se o testovací sadu určenou pro testovaní metod a nástrojů z oblasti analýzy testovatelnosti a automatického generovaní testu. Sada obsahuje 31 obvodů různé složitosti (2000, 10000, 28000, 100000, 150000 a 300000 hradel). Pro každou úroveň složitosti jsou k dispozici 4 obvody s ruznými diagnostickými vlastnostmi. V současné době tato sada představuje nejsložitější obvody, které jsou určeny pro testovaní diagnostických metod. V rámci prezentace bude také krátce představena metoda použitá pro vytvoření testovací sady.
Prezentace bude zaměřena na nejnovější úpravy v algoritmech využívající SF a WH. Budou diskutovány klady a zápory implementovaných úprav a metodik s dřívějšími postupy. Pozornost u SF se zaměří na efektivní návrh predikce, která vychází z teoretických předpokladů, a její zakomponování do plánovacího algoritmu. V závěru prezentace budou ukázány nejnovější dosažené výsledky pro sítě s vyšším počtem uzlů.
Na semináři budou představeny a porovnány existující přístupy k evolučnímu návrhu číslicových obvodů. Zejména se bude jednat o evoluční návrh na úrovni tranzistorů, hradel a funkčních bloků, o evoluci obvodů v PLA, inkrementální evoluci a development. U každého přístupu bude diskutována dosažitelná složitost navržených obvodů a dosažitelná míra inovace.
Na prezentaci bude představeno několik polymorfních obvodů, které v závislosti na vnějším prostředí mění svoji funkci. Takovéto obvody byly objeveny modifikovanou metodou kartézského genetického programování, která se používá k evolučnímu návrhu obvodů na úrovni logických členů. Podstatná část prezentace bude věnována vlivu různých parametrů evoluce na dosažené výsledky.
V rámci příspěvku bude prezentována metoda plánování testu pro SOC. Metoda využívá grafového modelu TACG pro reprezentaci strukturálních konfliktů mezi jednotlivými bloky. Cílem metody je naplánovat časově úsporný test všech bloků s ohledem na příkon energie. Součástí příspěvku bude také prezentace experimentálních výsledků se sadou benchmarků ITC'02.
Bude prezentována metoda pro lokalizaci řídicích konečných automatů v softcore IP jádrech na těchto automatech založených. Používá se kompilačních technik, jmenovitě kompilátoru VHDL Savant. Záměrem je zkrátit dobu potřebnou pro test řídicí části jádra, pro test datových cest je potřeba využít jiné techniky. Součástí je prezentace experimentálních výsledků.
V rámci prezentace bude popsán formální model obvodu na RT úrovni, jeho využití a definice Testovatelného Bloku (TB). V závěru bude zmíněno využití a další vývoj TB.
V rámci prezentace bude představeno několik polymorfních hradel a budou diskutovány jejich parametry zjištěné na základě simulací s využitím programu PSPICE. Dále budou prezentovány kombinačních obvody složené z těchto hradel.
Je k dispozici prvních 100 kusů nového
výukového kitu, který obsahuje FPGA (Spartan-3, Xilinx), MCU
(Texas Instruments), USB rozhraní a řadu dalších komponent. Tento
kit by měl umožnit studentům tvorbu praktických SW, HW a HW/SW
aplikací nejen v rámci rozvrhované výuky v učebnách FIT, ale
zejména umožnit jim pracovat na projektech do mnoha předmětů
doma, na kolejích popř. kdekoliv jinde a v kteroukoliv dobu. V
prezentaci bude představena realizace kitu a možnosti jeho využití
ve výuce.
http://www.fit.vutbr.cz/kit
Prezentace v rámci prvního semináře UPSY v roce
2006 bude mít dvě části: První - odborná část - bude
pojednávat o vývojovém modelu založeném na celulárním automatu
v aplikaci evolučního návrhu kombinačních obvodů. Bude
diskutován princip metody, její výhody a nevýhody, srovnání s
dříve vytvořenými metodami a plán dalšího výzkumu v rámci
dizertační práce zabývající se problematikou evolučního
návrhu s využitím biologií inspirovaných technik ontogeneze.
Druhá část prezentace bude věnována některým
zajímavostem ze stáže na University of York - především
"volnočasovým" aktivitám, jejichž momenty byly
zachyceny objektivem fotoaparátu, doplněno osobním komentářem.
Určeno všem zájemcům o cestování a především doktorandům,
kteří chtějí vidět jeden z možných způsobů "přežití"
týdne v zahraničí... a možná i něco navíc!
V rámci prezentace bude uveden stručný popis jedné z klíčových metod pro analýzu podobnosti dvou řetězců (Smith-Waterman) a motivace pro její akceleraci na úrovni hardware. Budou shrnuty současné hardwarové architektury, popsány jejich základní principy a provedeno shrnutí dosažených výsledků v této oblasti. Dále bude prezentována nová generická architektura pro analýzu podobnosti sekvencí (určená pro implementaci v FPGA) a provedena analýza její výkonnosti. Na závěr bude naznačeny další směry vývoje a využití vytvořené platformy pro akceleraci algoritmů na vyšší úrovni.
Prezentace bude zaměřena na rychlé vyhledávání řetězců s využitím programovatelného hardware a rekonfigurace. Budou shrnuty výsledky dosažené pomocí navržených optimalizací a provedeno srovnání se současnými přístupy. Dále bude diskutováno použití automatu DAWG a možnosti paralelního zpracování pro urychlení vyhledávání.
Příspěvek se bude zabývat hledáním optimálních komunikačních plánů pro skupinové komunikace OAB (One-to-All Broadcast) a AAB (All-to-All Broacsat) pro multiprocesorové systémy využívající worhole směrovací techniky. Bude prezentován návrh dvou aplikačně specifických evolučních algoritmů s jejichž využitím lze nalézt optimální plány pro libovolnou multiprocesorovou topologii. Navržené algoritmy budou porovnány na několika typech hyperkostek.
Prezentace bude zaměřena na znázornění nových principů a přístupů pro vytváření plánu skupinové komunikace AAB. Budou srovnány 2 přístupy ve vytváření těchto plánů - a to přístup zaměřený na počítání konfliktů a na predikci konfliktů. V závěru budou srovnány rychlosti konvergence ke globálnímu řešení obou přístupů.
V přednášce nejprve zmíním některé ze současných zajímavých problémů bioinformatiky a poté se budu věnovat využití metod umělé inteligence, zejména strojového učení a data miningu, ve funkční genomice. Nedávné završení projektu sekvenování lidského genomu vyústilo v současnou výzvu anotovat přečtený kód, tedy zmapovat funkce jednotlivých genů, jejich vzájemné interakce a dále např. souvislosti jejich exprese s nemocemi. Významnou pomocí pro dosažení tohoto cíle je nedávno vyvinutá technologie DNA čipů (microarrays). DNA čipy jsou schopny změřit míru exprese jednotivých genů (tj. jejich přepisu do proteinů) v buňce pro desítky tisíc genů najednou. Ovšem pro člověka je jen málokdy možné vyvozovat teorie o funkcích a relacích mezi geny přímo z velkých souborů dat genové exprese z DNA čipů. To nabízí výjimečnou příležitost pro zmíněné metody umělé inteligence, z nichž mnohé byly vyvinuty právě za účelem samočinného navrhování hypotéz na základě pozorovaných dat. Velmi nadějným přístupem se v současnosti jeví tzv. relační strojové učení (též "induktivní logické programování") umožňující navrhovat hypotézy v expresivním jazyce relační logiky a využít při automatickém návrhu hypotéz kromě dat genové exprese ještě další relevantní znalosti obsažené ve veřejně přístupných webových databázích (např. www.ncbi.nlm.nih.gov).
Příspěvek se bude zabývat schopností BOA algotimů v prosřtedí s proměnnou účelovou funkcí. Budou shrnuty výslednky experimentů v jednoduchém testovacím prostředí zahrnující porovnání metod používaných ve standatdních genetických algoritmech.
Cílem práce je zjednodušení testu obvodu dekompozicí na testovatelné bloky a vytvoření metody pro vyhledání takovýchto bloků na abstraktním modelu.
Příspěvek se věnuje plánování testu vestavěných číslicových systémů zohledňující příkon elektrické energie. V praxi se jedná zejména o systémy napájené z baterií. U těchto systémů lze vhodným naplánováním testu docílit snížení celkového odběru elektrické energie během aplikace testu, což může vést k prodloužení pohotovostní doby systému. Vhodným naplánováním testu lze také omezit maximální okamžitý příkon systému, čímž lze zamezit přehřívání systému a přetěžování napájecího zdroje. Dále se příspěvek věnuje dvěma zkoumaným metodám plánování testu, metodě využívající Test Application Conflict Graph (TACG) a metodě využívající C/E Petriho sítí.
Na semináři bude představena metoda pro konstrukci libovolně velkých řadicích sítí o sudém počtu vstupů, která byla nalezena evolučním algoritmem v kombinaci s vývojovým modelem (tzv. development). Dále bude proveden důkaz obecnosti této metody, tj. schopnosti nalezeného konstruktoru vytvořit teoreticky nekonečně velkou řadicí sí. Na závěr ukážeme, že takto vytvořené řadicí sítě vykazují lepší vlastnosti než obvody zkonstruované některou z konvenčních technik stejné kategorie.
Prezentace bude zaměřena na představení nových poznatků z práce s generátorem testovacích obvodů. Nejprve bude krátce představena navržená metoda vytváření testovacích obvodů. Další část prezentace pak bude věnována představení nových výsledků získaných při experimentálním ověřování metody. Na závěr bude krátce představena předpokládaná struktura časopiseckého článku věnovaného vytvořené návrhové metodě.
Představení nových doktorandů: Ing. Zbyšek Gajda, Ing. Lukáš Stareček
Abstrakt: Na semináři bude zmíněna historie FPGA (Field Programmable Gate Array) na UIVT FEI, bude zhodnocen současný stav využívání FPGA na FIT a představena vize pro další roky.
Představení doktorandů
1. ročníku - tito doktorandi nás krátce seznámí s tématem,
kterému se věnují, s výsledky své diplomové práce a se svoji
aktuální činností v rámci doktorského studia.
(každý
cca 8 minut)
seminář není
Projekt Liberouter se snaží vyvinout směrovač na bázi PC s výkonným akcelerátorem v podobě PCI karty. V současné době je snahou dosáhnout rychlosti 1Gbps na jedno vstupní rozhraní. Projekt je členěn celkem do 5 skupin a je v něm zapojeno více než 50 lidí. Dnes jsou již vyvinuty celkem 3 typy karet (Combo6, MTX, SFP). Karty MTX a SFP obsahují různé typy síových rozhraní a jsou koncipovány jako rozšiřující karty pro Combo6. Funkce jednotlivých karet je řízena prostřednictvím firmware, který je syntetizován z popisu v jazyce VHDL. Celý VHDL design je složen z několika specializovaných procesorů. Stručně bude popsána jejich funkce a možnosti. V rámci projektu bylo vytvořeno i několik výkonných a hlavně pohodlných nástrojů pro ulehčení VHDL návrhu, ale i pro práci s kartami. Mezi tyto nástroje patří zejména možnost syntézy pomocí Makefile a snadná komunikace s kartami s využitím skriptovacího jazyka tcl. Na konci prednášky předpokládám diskusi na téma disertabilita a projekt Liberouter.
Abstrakt: Na semináři bude prezentován aktuální stav disertační práce, dosažené výsledky, cíle práce, její struktura, zpracované části a plán na dokončení.
Abstrakt: Posluchači budou uvedeni do problematiky kompresních metod pomocí evolvable hardware a seznámeni se současným stavem vývoje ve světě. Následovat bude výhled a diskuse na téma disertacní práce.
Příspěvek se zabývá novou metodou zvýšení testovatelnosti systému na bázi propojených komponent při využití metody hraničního snímání.
Contemporady operating systems are trying to offer as much flexibility as possible. But still these are far from being perfect. Purpose of this prezentation is to offer idea of another way how to achieve "maximum flexibility" (besides of other gains). Firstly we will speak a bit about actual posibilities and offerings touching on their positives and negatives. Then actual proposals for improvements will be explored. Suggested changes are based on viewing OS kernel as something like a jigsaw puzzle. Consisting of many small parts with well defined shape, we can assemble each final image you can reguest. Let try to transform OS kernel to such pieces and explore posibilities we can obtain.
Posluchači budou uvedeni do problematiky skupinové komunikace Store_and_Forward na tlusté kostce s porovnáním na kostce. Prozkoumáno bylo 112 komunikačních modelů a tři různé způsoby "ztlustění" kostky.
Posluchaci budou seznámeni s principem soucasného nastavování I-cest, který vychází z formálního popisu modelu císlicového obvodu a který je východiskem pro konstrukci radice testu. Model císlicového obvodu UUA (Unit Under Analysis) bude doplnen o nové definice. Následne budou predvedeny algoritmy týkající se práce s I-cestou a pak bude demonstrována grafická reprezentace paralelního plánu nastavování I-cest. Úcastníkum semináre bude ukázána návaznost príspevku na teorii mnozin. V záveru prezentace budou diskutovány konflikty vznikající pri soucasném nastavování I-cest, které jsou pro návrh radice testu nezádoucí.
Krátké seznámení s novým výpočetním klastrem (http://www-1.ibm.com/servers/eserver/bladecenter/) zakoupeném v rámci grantu CESNET (http://www.fit.vutbr.cz/research/view_project.php?id=200itle=0). Dále základni informace k využívání dávkového systému pro zpracování úloh Sun Grid Engine. (cca 10 minut)
Je možné nahradit kreativní činnost člověka strojem? Na semináři bude vysvětlena důležitost fáze "development" pro kreativní evoluční návrh složitých objektů. Budou zmíněny relevantní principy z biologie. Na příkladu evolučního návrhu mediánu a řadicí sítě budou demonstrovány výhody a nevýhody různých technik. (cca 45 minut)
Kontakt: Lukáš Sekanina