Seminars take place at L314 every Friday from 10am to 11am.
Brain–Computer Interfaces and Virtual Reality for Post-Stroke Upper-Limb Rehabilitation
Stroke often leads to persistent upper-limb motor impairments, and effective rehabilitation requires high patient engagement, intensive practice, and meaningful feedback. In this talk, I will present my PhD research concept focused on developing and validating a rehabilitation system that combines brain–computer interface (BCI) methods with biofeedback and virtual reality (VR) to support diagnosis and therapy after stroke. The approach starts with an EMG-driven interaction layer, where muscle activity is mapped to actions in a VR therapeutic scenario to reflect the patient’s movement intention. The system is then extended with EEG analysis to capture cortical activity related to motor intention and responses to visual stimuli, with the longer-term goal of enabling EEG-only control for patients with severe motor deficits. I will also discuss how different levels of VR immersion may influence performance, usability, and neurophysiological responses, and outline planned validation steps from healthy participants to clinical testing.
BIO: Mateusz Janecki is a PhD student in Biomedical Engineering at Silesian University of Technology. He received his BSc and MSc degrees in Biomedical Engineering and works at the intersection of neuroengineering, biosignal processing (EEG/EMG), human-computer interaction, and immersive technologies. His current research focuses on BCI- and VR-based tools for supporting rehabilitation of upper-limb function in post-stroke patients. Outside academia, he enjoys sports-especially swimming, mountain cycling, and skiing. He also collects fossils and has a strong interest in cars.
VR-based mirror therapy, and data analysis of the motor imagery task
This presentation introduces a VR-based mirror therapy paradigm designed to enhance motor recovery, along with a pilot experiment manipulating real movement with its mirrored version in a VR reach-to-target task. It further covers work conducted at FIT using an online dataset of motor imagery (MI) tasks, including data analysis of neuronal electrical activity (EEG) and hemodynamic activity across 8 MI tasks. Practical experiences with data collection using different EEG devices, followed by key lessons learned from this short-term study program.
Non-motor self-motion intention BCI paradigm - Classification of directions from controlled-flight experience EEG seems to be possible without relying on motor-cortical, ocular, or muscular electrical correlates
This talk provides an update on my curious proposition of a novel mental task for a non-invasive brain-computer interface (BCI) based on electroencephalography (EEG). In this talk I discuss the final outcomes of my analysis of a publicly available dataset that I bent to sort of suit my needs. In summary, the classification experiments have shown that the classification performance is quite safely and significantly beyond chance level with p-value < 0.0005. What remained was providing evidence to support the hypothesis that the classification might be possible without the use of other, possibly easily discernible, activity that is correlated to the flight task and thus our classes. I have, hopefully, managed to demonstrate that activity in the hypothesized "good" brain regions plays a major role in the classification and that the three main culprits potentially contributing correlated electrical activity that are tied to eye and head movement and the neural orchestration of manual (motor) joystick manipulation, if present, do not seem to.
Pattern-matching Hardware Acceleration for Open-Source Intrusion Detection Systems
The presentation describes a practical approach to accelerating intrusion detection by combining software and hardware methods without losing detection accuracy. Using DPDK and look-aside hardware accelerator, the project offloads the IDS heavily-used pattern-matching task from CPU cores. The result is an open-source extension of Suricata capable of processing 80 Gbps traffic (up to 40% increase) with reduced energy and cost (up to 28%). I will present achieved results, profiling data, and lessons learned from integrating hardware acceleration into a real IDS pipeline.
Portable Test and Stimulus Standard, Vertical Reuse and Automation
Ever-increasing demands on embedded and computer systems increase their design complexity, putting more pressure on their error-free creation. A typical way of ensuring this is through functional verification, which is becoming harder with the increasing complexity of designs. New approaches and methods have to be developed, such as the Portable Test and Stimulus Standard, providing a higher level of abstraction and defining graph-based models of verification intent used to drive stimuli generation. The main focus of the standard is on redundancy reduction through driving stimuli generation and reusability. The reusability of the model is intended on all the platforms, which we call horizontal reuse (simulation, emulation, FPGA), and all design levels, which we call vertical reuse (IP block, subsystem, whole system). Despite its clear definition and benefits it provides, its utilization is still at its beginning, giving room for usability research and automation proposals. The work focuses on reusability across all design levels. The main idea is to build the model for the full system, starting with models for its blocks using the control flow analysis to define interconnection between them. The use of control flow analysis is based on the assumption that control signals have the most considerable influence on the functionality of the design. The aim is to reduce the amount of knowledge needed for the successful interconnection of models representing verification intent. The goal is to (semi)automate all necessary steps, increasing efficiency and reducing the error-prone of the model creation.
Generation of Functional Coverage using LLMs
Knowing when the digital design has been sufficiently verified is a critical aspect of the verification process. Nowadays, one of the most widely adopted metrics for such assessment is functional coverage, describing which functional requirements implemented by the verification engineer were exercised during the simulation. Implementation of functional coverage is a manual and time-consuming task, consisting of extracting the relevant information from the specification and translating it into code. The resulting coverage code is prone to human errors arising from the way individual engineers interpret the specification. To make the process of functional coverage code generation more efficient and less error-prone, our research explores the options of leveraging Large Language Models (LLMs) to automatically generate functional coverage code from specifications written in natural language. We are currently experimenting with the automatic evaluation of smaller open-weight LLMs to generate functional coverage code in the Python framework CoCoTB, which features an API resembling SystemVerilog functional coverage constructs. Future experiments will evaluate the generation of functional coverage in SystemVerilog using both smaller open-source and larger commercial models. In later phases, we also plan to train our own smaller models for this task.
Reliable overhead-less synthesis of stream processing programs with loops for 100M to 1.6T Ethernet
In previous work I have developed compiler passes for translation of generic stream program to a code processing bus words, which was then mapped to HW by my HLS tool. However, user interventions were required to achieve reasonable compilation time, this was not flexible nor portable. Unroll/peel of user loops was often cross-producting code. Output code was in HLS scheduler unfriendly format. To fix this, new stream instruction set was developed, vectorization reworked. Stateless pre-scans and segment packing/unpacking logic are now extracted to separate thread to simplify the analysis. Applications like TCP checksum, conditional insert of two headers for 400G Ethernet, now compile in <10s instead of ~30min and still has negligible overhead. More complex examples now do not require user interventions, e.g. PCIe 3.0 DMA host2dev is now 150 codelines instead of 600 (hand written VHLD Cesnet ndk-fpga/mtc >4K cl).
Scalable Hardware-aware Neuro-Evolutionary Algorithms
This dissertation proposes a comprehensive framework for the automated design of energy-efficient convolutional neural networks (CNNs) that integrates approximate computing directly into the neural architecture search (NAS) process. Unlike conventional NAS methods that optimise only for accuracy and model size, the proposed hardware-aware and approximation-aware NAS (HW-NAS) jointly optimises network topology and arithmetic precision, enabling the discovery of architectures that achieve superior accuracy-energy trade-offs. The research introduces evolutionary and differentiable HW-NAS algorithms capable of selecting per-layer approximate multipliers from the EvoApprox library while optimising CNN connectivity and parameters. High-fidelity hardware modelling using the extended TimeLoop and Accelergy tools, combined with GPU-accelerated evaluation and predictive energy modelling, provides accurate and scalable performance estimation. Experimental results on CIFAR-10 and SVHN datasets demonstrate energy reductions of up to 60% with accuracy losses below 1%, confirming the effectiveness of the approach. The dissertation contributes new HW-NAS algorithms, predictive models, and software tools, establishing a reproducible methodology for approximation-aware deep-learning design that bridges algorithmic optimisation and hardware efficiency.
Nízkoenergetický integrovaný kamerový systém s umělou inteligencí
Prezentace poukazuje na problémy AI: latence, ąkálovatelnost, soukromí a spotřeba. Popisuje nasazení modelů neuronových sítí na akcelerátory s integerovou aritmetikou pro sníľení spotřeby. Představuje obecnou embedded detekční a rozpoznávací pipeline, která lze specializovat např. na čtení SPZ, trakování osob a bezpečnostní systémy se zachováním soukromí. Součástí je prototyp detekce a čtení SPZ běľící na baterie s výdrľí celé pracovní směny.
Applying Evolutionary Algorithms in the Context of Transformer Operation Scheduling for Systolic Array Accelerators
In this presentation, we will revisit the HW-aware transformer scheduling for efficient processing in systolic array accelerators, which was presented at SUPSY a few weeks ago. This time, we will focus specifically on schedule optimization. We define the challenge of constructing an efficient schedule as an optimization problem, highlighting its parallels with the classical Job Shop Scheduling, a well-known NP-hard problem in operational research. To address the problem complexity, we will introduce two encoding and decoding mechanisms specifically designed to produce only valid schedules. These mechanisms facilitate the application of metaheuristics such as Evolutionary Algorithms (EAs). We present two distinct sets of experiments. Firstly, we utilize an approximate cost function and compare the application of a custom EA with solutions produced by a few constructive heuristics. Secondly, we treat the problem as a fully black-box optimization, where the optimizer is guided directly by InferSim simulation. In this context, we compare multiple well-established black-box optimizers, including Covariance Matrix Adaptation Evolution Strategy and Differential Evolution, among others.
Semantic Log Parsing: From General Parameters to Meaningful Fields
Traditional log parsers separate static and dynamic text, but practical applications require richer, semantic representations. A semantic log parsing design extends conventional methods by transforming general parameters into meaningful fields, enabling direct use in database storage, correlation, and analytics. Thanks to a recently published benchmark dataset, new research directions are emerging toward semantic evaluation and meaning-aware parsing. Two possible directions are explored: a Named Entity Recognition (NER) approach and a Tree-based parser enhanced with semantic embeddings. Preliminary results indicate the feasibility and practical benefits of transitioning from structural to semantic parsing in operational environments.
Multimodal Assessment of Cognitive Skills for Mental Health Evaluation
Direct assessment of mental health conditions is often challenging due to the shortage of qualified clinicians, social stigma, and the subjective nature of self-report tools. We propose an indirect yet objective approach to mental health assessment by evaluating cognitive skill impairments through multimodal data analysis. The proposed framework integrates diverse modalities-EEG, speech, handwriting, facial expressions, and text-to capture complementary cognitive and behavioral cues associated with mental and neurological disorders. Each modality is processed using specialized deep learning models for feature and embedding extraction, followed by data normalization, weighting, and multimodal fusion for multi-label cognitive skill prediction. This unified framework aims to provide an interpretable foundation for early detection and continuous monitoring of mental health impairments.
An Interpretable Machine Learning Approach Using EEG Biomarkers for Early Detection of Stress, Anxiety, and Depression
Mental health conditions such as stress, anxiety, and depression are growing global concerns, and early detection remains a major challenge. This study explores a new approach that combines electroencephalography (EEG) with machine learning to better understand and identify these conditions. We start by reviewing traditional assessment methods and their limitations, highlighting how EEG biomarkers and digital health tools can provide deeper insights into stress and mood disorders. Building on this, we propose a machine learning framework that can validate findings across different populations, fine-tune network parameters, and make predictive assessments. By analyzing EEG datasets and addressing gaps in current research, this work aims to offer a more accurate, timely, and practical strategy for detecting mental health issues-ultimately supporting better interventions and care.
Exploring Neural Cellular Automata: From Image Segmentation to Environmental Interaction
Neural Cellular Automata (NCA) demonstrate how simple, local update rules can give rise to complex and adaptive behavior. The first part of this work focuses on NCA for semantic segmentation, investigating whether compact and interpretable rule-based models can achieve accuracy comparable to convolutional networks while maintaining minimal complexity. The second experiment, NCA moving with environment, extends this concept toward systems that not only evolve internally but also interact dynamically with their surroundings. By coupling the automaton's state with environmental feedback, the research explores how such models can exhibit controlled movement, adaptation, and resilience-features reminiscent of living systems and promising for the development of self-organizing artificial intelligence.
HW-Aware Transformer Scheduling for Efficient Processing in Systolic Array Accelerators
Transformer-based neural networks pose significant challenges for hardware acceleration due to their inherent parallelism, which leads to irregular dataflow patterns. To systematically compare candidate hardware designs in terms of execution efficiency for a given workload, it is essential to explore and evaluate the space of workload-to-hardware mappings. Efficient mapping is typically reflected in low energy consumption and/or latency and depends on both effective compute planning and minimizing unnecessary memory transfers. In this presentation, we will discuss the integration of hardware-aware scheduling engines into the cycle-level simulation framework TransInferSim. Within this framework, the scheduling engine formulates mapping as a black-box optimization problem, using simulation feedback to guide the search for execution plans that effectively exploit hardware structure while balancing data reuse, parallelism, and memory access cost. While simulation provides accurate insight into hardware behavior and allows exporting of execution plans for validation and deployment, its high computational cost limits exploration speed. This motivates the development of faster analytical cost functions correlated with simulation results. The talk will conclude with a discussion of ongoing research directions, including step-wise dynamic simulation for improved localized scheduling control and the motivation for enhanced memory-aware cost functions enabling faster yet reliable map-space exploration.
Wave Propagation Simulation Using Global and Local Fourier Basis on Multi-GPU Systems
The memory requirements for wave propagation simulations are determined by the smallest wavelength and the physical size of the computational domain. By using a Fourier basis, it is possible to approach the theoretical minimum of two points per wavelength. However, the resulting memory consumption remains high, making large-domain simulations infeasible on a single GPU. This presentation explores two strategies for leveraging multiple GPUs across multiple computational nodes to address this limitation. The first approach involves a naive domain decomposition, where the simulation domain is partitioned across multiple GPUs while still performing global FFTs over the entire domain. The second approach further subdivides the domain into smaller subdomains, computing only local FFTs within each subdomain to reduce communication and improve computational efficiency.
Towards Efficient Semantic Mutation in CGP: Enhancing SOMOk
Genetic Programming (GP) and its variants have proven to be promising techniques for solving problems across various domains. However, GP does not scale well, particularly when applied to symbolic regression in the Boolean domain. To address this limitation, a semantically oriented mutation operator (SOMO) has been proposed and integrated with Cartesian Genetic Programming (CGP). Nevertheless, like standard GP, even SOMO suffers in some cases from bloat - an excessive growth in solution size without a corresponding performance gain. Introduced SOMOk-TS, an extension of SOMO that incorporates the so-called Tumor Search strategy to identify and preserve reusable substructures. By managing diversity through an immune-inspired mechanism, SOMOk-TS promotes the reuse of substructures, thereby reducing computational overhead. It achieves significantly lower execution times while maintaining or improving solution compactness, highlighting its potential for scalable and efficient evolutionary design. Further work may explore the use of type mutation and Graph Neural Networks (GNNs).
Introduction of new PhD students
Introduction of new PhD students
Information on projects, publications and activities at DCSY
A few slides about me and my plan for my (recently started) internship at DCSY@FIT
In my presentation, I will introduce myself, my country and my university, as well as my plans for a voluntary short-term research program (IAESTE), which takes place at DCSY@FIT from April 14, 2025 to June 27, 2025, under the leadership of Josef Strnadel.
Portable Test and Stimulus Standard, Vertical Reuse and Automation
Ever-increasing demands on embedded and computer systems increase their design complexity, putting more pressure on their error-free creation. A typical way of ensuring this is through functional verification, which is becoming harder with the increasing complexity of designs. New approaches and methods have to be developed, such as the Portable Test and Stimulus Standard, providing a higher level of abstraction and defining graph-based models of verification intent used to drive stimuli generation. The main focus of the standard is on redundancy reduction through driving stimuli generation and reusability. The reusability of the model is intended on all the platforms, which we call horizontal reuse (simulation, emulation, FPGA), and all design levels, which we call vertical reuse (IP block, subsystem, whole system). Despite its clear definition and benefits it provides, its utilization is still at its beginning, giving room for usability research and automation proposals. The work focuses on reusability across all design levels. The main idea is to build the model for the full system, starting with models for its blocks using the control flow analysis to define interconnection between them. The use of control flow analysis is based on the assumption that control signals have the most considerable influence on the functionality of the design. The aim is to reduce the amount of knowledge needed for the successful interconnection of models representing verification intent. The goal is to (semi)automate all necessary steps, increasing efficiency and reducing the error-prone of the model creation.
Enhancing Intrusion Detection Systems via Hardware-Based Regular Expression Matching Offload
Pattern matching remains a critical but computationally demanding task in Intrusion Detection Systems (IDS). Current software-only solutions struggle to handle the continuously increasing network throughput. My research introduces an approach that leverages commodity Network Interface Cards (NICs) equipped with built-in hardware support for regular expression matching. This presentation details the integration method, evaluation process, and experimental results demonstrating improvements in matching speed and efficiency of IDS deployments.
Superhero flight EEG BCI paradigm - Classification of directions from controlled-flight experience EEG seems to be possible without relying on motor-cortical, ocular, or muscular electrical correlates
This talk provides an update on my curious proposition of a novel mental task for a non-invasive brain-computer interface (BCI) based on electroencephalography (EEG). In this talk I discuss the final outcomes of my analysis of a publicly available dataset that I bent to sort of suit my needs. In summary, the classification experiments have shown that the classification performance is quite safely and significantly beyond chance level with p-value < 0.0005. What remained was providing evidence to support the hypothesis that the classification might be possible without the use of other, possibly easily discernible, activity that is correlated to the flight task and thus our classes. I have, hopefully, managed to demonstrate that activity in the hypothesized "good" brain regions plays a major role in the classification and that the three main culprits potentially contributing correlated electrical activity that are tied to eye and head movement and the neural orchestration of manual (motor) joystick manipulation, if present, do not seem to.
A few slides about me and my plan for my (recently started) internship at DCSY@FIT
In my presentation, I will introduce myself, my country (Brazil) and my university (Federal University of Itajubá), as well as my plans for a voluntary short-term research program (INCBAC UNIGOU), which takes place at DCSY@FIT from April 1, 2025 to May 23, 2025, under the leadership of Josef Strnadel.
Inference Energy Analysis in Context of Hardware-Aware NAS
Hardware-aware neural architecture search (HW-aware NAS) methods are crucial for designing and optimizing deep neural networks (DNNs) for efficient deployment on hardware accelerators. In this work, we analyze two HW-aware NAS methods, EvoApproxNAS and ApproxDARTS, and investigate the impact of precise hardware parameters (such as energy) measurement using Timeloop on their performance. In particular, we compare this precise measurement approach with the original approach employed by EvoApproxNAS and ApproxDARTS, which relied on a simple analytical energy estimation based on the number of multiplications performed during the inference phase of the convolutional neural network (CNN). Our analysis demonstrates how the improved energy measurements enhance the search process of HW-aware NAS methods, resulting in more energy-efficient architectures. Furthermore, we highlight the importance of precise hardware parameters measurement, showing that accurate hardware modeling is critical for obtaining CNNs with good accuracy-energy trade-offs. Our results show, that without precise hardware parameter measurement, the HW-aware NAS can produce acceptable results but may fail to fully exploit the potential of hardware accelerator, especially if the 8xN-bit approximate multipliers are considered, ultimately limiting the efficiency of designed architectures.
Fine-tuning Network Applications for Hybrid Memories
FPGA-based SmartNICs enable 100G+ Ethernet processing but face two key design challenges: low F_max can significantly increase FPGA resource usage, and external high-latency memory requiring in superscalar architectures. Achieving high frequencies is difficult, and large design spaces may lead to impractical compilation times. In previous work, an HLS engine with packet operation lowering passes was developed to address these challenges, though its compilation times were unsatisfactory for real applications. To overcome this, two new key features were added: user-defined functional units based on hybrid algorithms and stream-aware pragmas for thread extraction in sequential code. The hybrid algorithms in this case combine slow, memory-efficient methods with fast, memory-intensive ones (e.g., search trees and hash tables) to support diverse memory configurations. The components may define own set of optimization and scheduling rules. Consequently, the compilation time for a 100G packet body entropy example application dropped from over a day to 9 seconds. Because memory operations can now be easily separated from complex packet FSM by user hint.
Automated Design of an Explainable Bradykinesia Classifier
Parkinson's disease (PD) is one of the most prevalent neurodegenerative disorders worldwide. Its diagnosis primarily relies on patient questionnaires and physician assessments of motor function, both of which are subjective and prone to variability among evaluators. This subjectivity makes consistent monitoring of a patient's condition over time particularly challenging. To address this issue, we propose an automated method for classifying bradykinesia, a key symptom of PD. Our approach leverages the co-evolution of two Cartesian Genetic Programming (CGP) populations to automate both feature extraction and classification of data collected during the finger-tapping task, a standard component of PD assessment. The proposed method allows the generation of interpretable models, ensuring that the resulting classifier remains transparent and explainable, an essential requirement in healthcare applications. By providing physicians with objective, data-based insights, our method aims to enhance diagnostic consistency and support more effective patient care. During my presentation, I will provide an overview of a classifier design method, including the clinical data used and their preprocessing. I will highlight key findings, present the selected solution, and analyse its underlying principles and operation.
Accelerating Three-Dimensional k-Wave Ultrasound Simulations Through Pruned FFT: A Treatment Planning Optimisation
Wave propagation simulations have revolutionised modern medical treatments, from precise brain therapy to non-invasive tumour ablation. However, the planning of such procedures often requires computing multiple simulations within high-resolution domains. The computational demands of these simulations can lead to significant resource consumption and execution times, potentially delaying critical treatments. This paper introduces an approach that significantly accelerates these simulations implemented by the k-Wave toolbox while maintaining an acceptable level of accuracy. To compute the wave propagation simulation, the k-Wave toolbox utilises the k-space pseudo-spectral method using Fourier basis functions. This leads to significant simulation time being spent computing the Fourier transform. By replacing the standard Fast Fourier Transform computations utilised by k-Wave with a pruned Fast Fourier Transform algorithm, we achieve remarkable speedups of up to 1.7x for large simulation domains. Our method combines the Acoustic Field Propagator with a bisection algorithm to estimate spectral coefficients, allowing us to skip more than 60% of spectral coefficients in large domains while keeping the focal point errors below 1% for single transducer simulations. In experiments on real medical scenarios, including transcranial ultrasound and tumour ablation simulations, our approach demonstrated consistent accuracy with minimal focus position shifts - crucial for medical applications. The significant reduction in simulation time offers particular value for treatment planning scenarios requiring multiple simulations. This advancement could significantly accelerate the clinical workflow, potentially reducing treatment planning time. While our implementation primarily enhances the k-Wave toolbox, the underlying principles could be applied to wave propagation simulations across multiple domains, especially for weakly heterogeneous simulation media.
Wave Propagation Simulation Using Global and Local Fourier Basis on Multi-GPU Systems
The memory requirements for wave propagation simulations are determined by the smallest wavelength and the physical size of the computational domain. By using a Fourier basis, it is possible to approach the theoretical minimum of two points per wavelength. However, the resulting memory consumption remains high, making large-domain simulations infeasible on a single GPU. This presentation explores two strategies for leveraging multiple GPUs across multiple computational nodes to address this limitation. The first approach involves a naive domain decomposition, where the simulation domain is partitioned across multiple GPUs while still performing global FFTs over the entire domain. The second approach further subdivides the domain into smaller subdomains, computing only local FFTs within each subdomain to improve computational efficiency.
Optimization of the SOMOk Mutation Operator: From Analysis of Unsuccessful Improvements to the Design of SOMOk-TS
Cartesian Genetic Programming (CGP) is a powerful tool in fields where solution explainability is crucial, particularly in scenarios with hardware constraints such as power consumption limitations. CGP optimizes/creates complex structures using a fixed topology, enabling efficient and interpretable solutions. Mutation operators play a critical role in exploring the solution space, and semantically oriented mutation operators utilize phenotypic information to improve mutation effectiveness, enhancing stability and performance. This research focuses on improving SOMOk, a semantically oriented mutation operator, to enhance the efficiency of the evolutionary design process. While strategies like semantic function selection did not yield expected results, analysis identified a weakness in inactive areas of the chromosome, leading to the development of SOMOk-TS, which uses the "Tumor Search" strategy for more effective mutation. This approach accelerates convergence and reduces computational complexity. At the end of the presentation, I will introduce completed and planned courses and their significance for the further development of SOMOk-TS.
Enhancing Log Analysis: Optimizing Parsing and Anomaly Detection
The increasing volume and complexity of system-generated log data make traditional manual log analysis impractical. Automated solutions are therefore necessary for the efficient and reliable identification of critical events and anomalies, which are essential for maintaining system security and reliability. Therefore, the aim of the work is to optimize log analysis processes, namely log parsing and anomaly detection, with emphasis on interpretability. An evolutionary approach is used for log parsing, which allows automated derivation of templates from unstructured data sources. Anomaly detection is handled through PCA analysis, which ensures interpretability of both individual attributes and the overall detection process. The main contribution of this work is the design of a log analysis process that is as automated as possible, minimizing the need for user intervention while providing interpretable anomaly detection outputs. At the same time, emphasis is placed on the efficient use of computational resources, thus ensuring the practicality and scalability of the proposed solution. The results of this work have the potential to facilitate log monitoring in various application domains and contribute to improved efficiency in cybersecurity and system administration.
Biomarker, Cognitive Skills, and MNDs Mapping Tool
I introduce the Biomarker-Cognition-MND Mapping Tool, an interactive web application designed to explore the relationships among biomarkers, mental and neurological disorders (MNDs), and cognitive impairments. The tool comprises five interactive modules that systematically map biomarkers, cognitive skills, and MNDs, facilitating diagnostic precision and targeted interventions. By integrating multi-dimensional data, this tool enhances the understanding of cognitive impairments, supporting both research and clinical decision-making in neuroscience and mental health.
Neural Cellular Automata in depth
In this presentation, we explore Neural Cellular Automata (NCA) through a series of experiments demonstrating their adaptability and robustness across different tasks. We present results from semantic segmentation, an investigation into the regeneration limits of NCA through cutting experiments, and environment manipulation studies that highlight their dynamic response to external changes. These experiments collectively showcase the versatility of NCA as a computational model and its potential beyond traditional neural network approaches. Our findings suggest that NCA not only offers new perspectives for machine learning but also paves the way for novel applications in self-organizing and controllable artificial systems.
An Interpretable Machine Learning-based Method Using Eeg Biomarkers For Early Detection Of Stress, Anxiety, And Depression
Globally, mental health conditions such as stress, anxiety and depression present formidable obstacles that require sophisticated methods of early detection and assessment. To provide a more accurate and effective framework for the detection of stress and mood disorders, this study explores the merging of EEG and AI. The study begins with a review of the importance of mental health problems and the current difficulties with traditional assessment techniques. A thorough literature review highlights the role of shared processes, EEG biomarkers and digital health technology in stress and mood disorders. In addition, the study proposes a methodological approach using machine learning for cross-population validation, network parametrization and predictive modeling. By using EEG-based datasets and filling important research gaps, this project aims to provide a novel AI-driven strategy for improving mental health detection and treatment.
Automated Design of Hardware Accelerators for Machine Learning Algorithms
The increasing demand for energy-efficient machine learning (ML) inference on resource-constrained edge devices has led to the development of specialized hardware accelerators. While convolutional neural networks (CNNs) have well-established hardware mappings, Transformer-based architectures pose new challenges due to their unique computational and memory access patterns. This thesis proposal examines existing hardware acceleration approaches, identifying key gaps in efficient Transformer processing. Based on these findings, a research hypothesis is formulated, proposing that conventional CNN-centric dataflows are insufficient for Transformers and that a combination of specialized dataflow strategies is necessary to improve execution efficiency, particularly in terms of energy consumption and latency. To validate this hypothesis, a set of research objectives is defined, along with a methodology focusing on analytical modeling, dataflow optimization, and automated design space exploration for Transformer accelerators. At the end of the presentation, a list of accomplished work related to the research topic will be presented, followed by a plan outlining the remainder of the Ph.D. study.
Hybrid Methods in the Optimization of NP-Hard Problems
Different versions of NP-hard problems frequently appear in practical applications; one such area is routing problems represented by the Traveling Salesman Problem (TSP) and its generalized versions - Vehicle Routing Problems (VRPs). Many different formulations of VRPs have been proposed over the years to reflect aspects of real-world logistics. However, most VRP research still targets classical VRP variants, while the focus on combining multiple classical VRPs is limited. Numerous exact methods and solvers that implement them exist and can handle a wide range of VRPs and their combinations. Nonetheless, the exact solvers are effectively usable only for small to medium-sized problem instances. Consequently, approximate methods based on metaheuristics are often employed to solve realistic VRPs. Metaheuristics are combined with heuristics suited for considered VRP variants to achieve leading performance. Designing, implementing, and tuning such algorithms is a complex and time-consuming task. Hyper-heuristics, an emerging research area in computational intelligence, aim to automate the process of designing and adapting heuristic algorithms. While hyper-heuristics have been applied to VRPs in the past, their use remains limited. With the increasing availability of computing power and the growing variety of VRPs, hyper-heuristics represent a promising approach to tackle a wide range of VRPs. To address the limitations of the current VRP research, the thesis aims to integrate hyper-heuristic, meta-heuristic, and heuristic methods into a hybrid approach for the automatic generation of approximate solvers tailored to specific VRP variants and their combinations.
DevOps for hardware
Abstract:Servitization of hardware puts more pressure on high level software capabilities that hardware delivers. Such features can be realtively easy to implement, but hard to evaluate in relevant scenarios. Deep dive into methodology and approaches used daily when delivering high quality embedded solution fast.
BIO:Jakub is an embedded enthusiast currently leading R&D team in Sewio with more than 10 years of experience in the field of embedded development, including years spent as a hardware and firmware developer, tester, architect, project manager and technical team leader on numerous projects from varying regulated fields such as industrial, automotive or medical after unsuccessful studies on VUT FEEC.
High-Performance Computing - how efficiently do we use the beast?
Abstract:High-Performance Computing (HPC) serves industry and research to provide answers to many of their questions. The number and size of the systems are increasing, especially with the recent rise of AI. The power consumption of the largest systems consumes tens of megawatts, which means high energy bills, CO2 emissions production, and investments in the infrastructure for power and heating management. The hardware accommodated in the HPC systems becomes more heterogeneous to provide higher energy efficiency, which creates pressure on code developers as well as its users, who must understand the hardware to get the performance out of it. The presentation will introduce MERIC, an energy-efficient software suite for HPC systems that provides services to administrators and users to monitor, manage, and optimize the power consumption of parallel applications and the whole system.
BIO:Dr. Ondřej Vysocký is a senior researcher and developer specializing in high-performance computing (HPC) and energy efficiency, with over 8 years of experience at IT4Innovations National Supercomputing Center. Currently leading the Energy Efficiency Research Group, focusing on tools for parallel applications' energy efficiency, HPC infrastructure monitoring, and power management co-design. Previously contributed to key Horizon 2020 projects like EUPEX, SCALABLE, MaX, and SPACE, and developed the MERIC runtime system for energy savings in complex HPC applications. Other career highlights include internships at Universita di Bologna and EPCC, where expertise in application performance modeling and visualization tools for HPC was honed. Educational achievements include a PhD in Computational Sciences from VSB - Technical University of Ostrava, with prior degrees in Information Technology from Brno University of Technology. Known for innovative contributions to projects like k-Wave and a strong background in Python, C, and MPI development, coupled with organizational leadership and outreach activities.
Designing Automatically the architecture of a CNN model
Abstract: Convolutional neural networks (CNNs) have shown outstanding performance for tasks involving grid-like structured data such as images and videos. The architecture of a CNN model comprises various types of layers, such as convolutional layers, activation layers, separable convolutional layers, pooling layers, and fully connected layers. Designing the optimal architecture of a CNN model for a particular task involves a huge discrete search space and is considered an NP-hard combinatorial problem. This problem is commonly known as Neural Architecture Search (NAS), and various approaches have been developed to solve it. An overview of these approaches will be given, and an efficient NAS technique will be discussed in detail. Finally, the potential future directions will be highlighted.
BIO:Dr. Muhammad Hussain is a Professor in the Department of Computer Science, King Saud University, Saudi Arabia. He received an M.Sc. and an M. Phil., both from University of the Punjab, Lahore, Pakistan, in 1990 and 1993 respectively. In 2003, He received a Ph.D. in Computer Science from Kyushu University, Fukuoka, Japan. He worked as Post-Doc researcher in Kyushu University from April 2003 to Sept. 2005 and received funding from Japan Science and Technology Agency (JST). He joined the Department of Computer Science, KSU, in Sept. 2005 as an Assistant Professor. His current research interests include Deep Learning, Image Forensics, Digital Watermarking, Medical Imaging (Mammograms, Diabetic Retinopathy, EEG Brain Signals, CT scans), Biometrics (Face recognition, Fingerprint Recognition, EEG Recognition). In these research areas, he two patents and has published more than 150 research papers in ISI indexed journals, and the proceedings of refereed international conferences. He has received several research grants from Japan Science and Technology Agency (JST), National Science Technology and Innovation Plan (NSTIP) of Saudi Arabia, and Research Center of College of Computer and Information Sciences, KSU, Deanship of Scientific Research, KSU. He is a member of editorial boards, advisor and reviewer of many famous ISI journals, international conferences and funding agencies. He was an Editor of Journal of Computer and Information Sciences, King Saud University (Elsevier) and has served on the program committees of various international conferences.
Portable Test and Stimulus Standard, Vertical Reuse and Automation
Ever-increasing demands on embedded and computer systems increase their design complexity, putting more pressure on their error-free creation. A typical way of ensuring this is through functional verification, which is becoming harder with the increasing complexity of designs. New approaches and methods have to be developed, such as the Portable Test and Stimulus Standard, providing a higher level of abstraction and defining graph-based models of verification intent used to drive stimuli generation. The main focus of the standard is on redundancy reduction through driving stimuli generation and reusability. The reusability of the model is intended on all the platforms, which we call horizontal reuse (simulation, emulation, FPGA), and all design levels, which we call vertical reuse (IP block, subsystem, whole system). Despite its clear definition and benefits it provides, its utilization is still at its beginning, giving room for usability research and automation proposals. The work focuses on reusability across all design levels. The main idea is to build the model for the full system, starting with models for its blocks using the control flow analysis to define interconnection between them. The use of control flow analysis is based on the assumption that control signals have the most considerable influence on the functionality of the design. The aim is to reduce the amount of knowledge needed for the successful interconnection of models representing verification intent. The goal is to (semi)automate all necessary steps, increasing efficiency and reducing the error-prone of the model creation.
Debuggable Superscalar Architecture Generator for Network Applications with DDR and Malformed Packet Support
Known and guaranteed performance characteristics are essential in the majority of network applications.
Special care must be taken for generated superscalar hardware architectures that utilize DDR-like memories for 100G+ applications.
Complex hardware architectures with many buffers and cyclic paths are prone to performance oscillations under hard-to-model loads.
Current High-Level Synthesis (HLS) compilers (Dynamatic, PandA-bambu, VitisHLS, etc.) struggle with scalability in control-complex programs.
Various essential features like performance counters exacerbate the situation. The problem is deeply rooted in the architecture and IR of the compiler itself. This seemingly small detail is significant drawback and it forces architect to write HDL-like code in HLS, rendering HLS to be just an additional level of abstraction.
To address this, I developed a tool that allows for incremental HLS transformations to be applied in a controllable manner,
ultimately translating software like description to exposed threads where performance counters can be added for straightforward performance debugging.
With the current state of the tool, it is possible to compile a complete packet processing core with multiple packet classifier
tree and table algorithms mapped into various memories with satisfactory results and negligible development time.
This is possible thanks to optimizations from LLVM, Z3, and ABC, along with a custom threading optimization library and completely reworked Limited Bit-blasting, Bit Manipulation Idiom Recognizer, Loop Rotations and Merging, Sparse Value Propagation, If-Converter, IO Allocator, Scheduler, Register Allocator and more than 300 additional transformations.
However, shared memories in out-of-order infrastructure and exception handling can still significantly degrade compiler or hardware performance.
This is mainly due to internal code explosions, which can usually be mitigated with user-provided guidance for heuristics and can always be resolved by manually splitting the code into more threads with dedicated IO.
Flying like a superhero - first-person-view agent control using electrical brain signals
In my talk I provide an update on my curious proposition of a novel mental task for a non-invasive brain-computer interface (BCI) based on electroencephalography (EEG). Brain-computer interfaces, especially those based on EEG, are mainly used as the means of communication and interaction with the world for people with severe paralysis, but they also find their use in post-stroke rehabilitation. However, another potential usage of BCIs is that of an additional human-computer interface modality even for healthy individuals. My work falls in the latter category and aims to provide a separate channel of control of spatial positioning and navigation. In this talk I discuss the outcomes of my analysis of a publicly available dataset that I bent to sort of suit my needs.
Ultrasound Treatment Planning with Gradient-Based Optimization Using JAX
Optimizing ultrasound treatment planning is crucial for precise and effective therapies, such as High-Intensity Focused Ultrasound (HIFU). Traditionally, this process relies on manual transducer adjustments by experts, which are time-consuming and prone to limitations in precision. By utilizing JAX's automatic differentiation, we efficiently compute gradients to optimize treatment parameters, offering faster convergence and more precise results. Furthermore, the ease of porting simulations and optimization to a GPU enhances performance, allowing for more practical clinical application. While not yet achieving full real-time feasibility, this combination of autodiff gradients, complex simulations, and GPU acceleration could mean a significant step forward in making personalized ultrasound treatment planning faster.
Scalable HW-aware Neuroevolutionary Algorithms
In my dissertation, I deal with the techniques for the automated design of convolutional neural network (CNN) architectures. A special attention is paid to HW-aware NAS methods, which focus on the automated design of CNN architectures for devices with limited resources (power, memory, ...). In my work, I investigate the combination of HW-aware NAS methods and the use of approximate circuits (e.g. multipliers) in the convolutional layers of CNN models in order to further optimize the HW parameters. On this seminar talk, I intend to go through the individual milestones of my research, starting from the initial implementation of the CGP-based HW-aware NAS method called EvoApproxNAS, followed by the investigation and implementation of frameworks for HW parameter estimation/prediction on various HW architectures, to my most recent implementation of supernetwork based HW-aware NAS method called ApproxDARTS. To finish my talk I plan to introduce the final work plan for the remaining time of my PhD study.
Utilizing Regular Expression matching offload in Intrusion Detection Systems
String pattern matching is a compute-expensive problem that is present in many security applications today. With the increasing traffic this problem is becoming more relevant to optimize. This presentation will cover the approach that we proposed during my internship at UCLouvain university where we used a commodity network interface card with a built-in hardware offload for pattern matching.
Utilizing Cartesian Genetic Programming in Selected Biomedical Informatics Tasks
Cartesian Genetic Programming (CGP) is a valuable tool in fields where the explainability of solutions is essential, especially when hardware constraints like power consumption limitations exist. This presentation covers my recent research on two problems of biomedical informatics that require such solutions. The first part focuses on the multi-objective evolutionary design of explainable EEG classifiers for major depressive disorder and alcohol dependency disorder. The second part provides an overview of my internship at the University of York and my current work on the co-evolutionary design of classifiers for levodopa-induced dyskinesia and bradykinesia in individuals with Parkinson's disease.
Accelerating Two-dimensional Wave Propagation Simulations Using Pruned Fast Fourier Transform
Spectral methods are highly efficient for solving wave propagation problems due to their use of Fourier transforms, which provide exponential convergence with respect to grid resolution, resulting in highly accurate gradient estimation. However, due to the complexity of material boundaries, oversampling of the medium is often required to prevent stair-casing artifacts and phase shifts. In cases where a narrow bandwidth source or weakly heterogeneous media are used-such as organs in the human body, rock formations in the earth's crust, or metals in engineering structures-the spatial spectrum pressure distribution tends to be sparse. Based on this observation, we hypothesis that the use of Pruned FFT can significantly improve computational efficiency. As a proof of concept, we implemented the pruned FFT for gradient calculation in ultrasound wave propagation benchmarks using the k-Wave toolbox. Our results, tested on human head models with varying materials such as skull, skin, and brain tissue, demonstrated a 1.8x speedup compared to the dense FFT version, with only a marginal increase in error of around 4% on average. This performance improvement shows promise for enhancing the efficiency of spectral methods in ultrasound simulations and other wave-based applications.
Development of a Cross-modal Biomarkers-based Machine Learning Framework to Assess and Track the Cognitive Skills Impairments for Early Detection of Mental Health Issues
This research focuses on the development of a cross-modal, biomarker-based machine learning framework aimed at assessing and tracking cognitive skill impairments for the early detection of mental health issues. The framework integrates various data modalities such as facial expressions, speech patterns, writing, and physiological signals to provide a comprehensive analysis of cognitive performance. Machine learning algorithms are employed to detect subtle changes in cognitive functioning, which are critical for early diagnosis. The goal is to create an accessible, non-invasive tool that can assist clinicians in monitoring mental health conditions over time. This approach is expected to improve the accuracy and timeliness of mental health interventions.
Assessment of mental stress and anxiety from analysis of brain signals
This study explores the critical field of Assessment of brain signals for the classification of stress, anxiety, and depression. These prevalent mental health disorders impact a significant portion of the population, and our focus is on identifying pre-onset signals through key domains: Band Biomarkers, Asymmetry, Brain Connectivity, and Time-Domain Analysis. By analyzing these areas, we aim to identify reliable markers that support early detection, leading to improved management of these conditions. With around 70% of brain disorders linked to these domains, our review offers an in-depth analysis of current research, laying the groundwork for developing innovative methods to advance mental health diagnostics and care.
Exploring Neural Cellular Automata
In this presentation, we explore Neural Cellular Automata (NCA) with a primary focus on their application to semantic segmentation tasks. We demonstrate the innovative potential and adaptability of NCA in handling complex segmentation challenges. Our findings suggest that NCA not only offers a promising avenue for future research in semantic segmentation but also holds potential across various computational fields. Unlike traditional neural networks, NCA represents a novel computational model with unique characteristics and methods for controlling the learning process.
afft: multiplatform library for FFT-like transformations
Fast Fourier Transformation (FFT) and other related transformations are very demanding and time-consuming computations. There are many C/C++ libraries focusing on providing an efficient FFT implementation on a specific hardware such as CPUs, GPUs and others. However, their tight specialization implies low portability. If an application is supposed to be multiplatform, either a several versions of the program or a wrapper around the FFT must be written. The afft library is a modern C++17 wrapper library addressing this problem, allowing to use most of features offered by the backend libraries while providing extra layer of safety checks and other features.
Hybrid Methods in the Optimization of NP-Hard Problems
The exponentially increasing complexity of NP-hard problems does not allow for the use of conventional optimization methods considering current technologies. Achieving an acceptable solution quality for real-world problem instances is often possible only at the cost of significant computational resources and through suitable application-specific techniques (problem representation, heuristics). This presentation discusses my preliminary experiments with representation learning in metaheuristics, where, despite early efforts, no performance improvements have been observed so far. Nevertheless, I remain optimistic about future advancements. The second part of the presentation will focus on the Vehicle Routing Problem (VRP), my effort to identify popular VRP variants, and the methods used to solve them in recent literature, including a review of generic solvers usable on various VRP variants.
Integrating Evolutionary Approaches and Machine Learning for Enhanced Log Parsing and Anomaly Detection
This presentation investigates advanced techniques to enhance log parsing and anomaly detection through evolutionary and machine learning methods. Initially, we explore the automation of log parsing using evolutionary approaches and potential extensions. For anomaly detection, we plan to examine how various log parsing techniques influence accuracy and differentiate between template and parameter-level anomalies. Furthermore, there is an intention to implement interpretable detection methods for real-time applications.
Early Detection of Alzheimer';s Disease: Integrating EEG and MRI Biomarkers in Preclinical Stages
In this talk, we will explore the detection of early biomarkers for Alzheimer's disease (AD) using EEG and MRI data, focusing on the preclinical stages. We will review the challenges of identifying suitable datasets, particularly the scarcity of preclinical AD data, and discuss the dataset that forms the basis of this research. I will highlight findings from structural and functional MRI, particularly how brain atrophy and network changes manifest early in AD. Finally, we will examine how combining EEG with MRI data could improve our understanding of AD progression and enhance early detection efforts.
TransInferSim: Towards Fast and Accurate Evaluation of Embedded Hardware Accelerators for Transformer Neural Networks
Transformer neural networks represent the latest breakthrough in AI, outperforming models like CNNs and RNNs by utilizing self-attention mechanisms and enabling parallel processing of input sequences to better capture long-range dependencies in data. However, research on the design of energy-efficient hardware accelerators for fast execution of transformers is still in its infancy. The hardware needs to leverage massive parallelism, especially for processing multi-head attention operations. While accelerators for transformers are being discussed in the literature, efficient scheduling of cache operations has not yet been addressed. We introduce TransInferSim, a simulation tool for accurately estimating the energy consumption involved in accelerating these networks. This involves calculating performance metrics such as cycle counts, memory usage, and the number of memory accesses and computations. By combining this tool with the Accelergy tool, we can then estimate the energy consumption, execution time, and on-chip area. The proposed tool allows for the accurate determination of cache misses at different levels and with different victim selection policies. It supports different memory hierarchies and offers several strategies for scheduling operations on compute units. Consequently, we can optimize the architecture for a particular network, as demonstrated through multi-objective design space exploration to adjust the size of processing arrays.
Information on projects, publications and activities at DCSY
Introduction of new PhD students
Portable Test and Stimulus Standard, Vertical Reuse and Automation
Ever-increasing demands on embedded and computer systems increase their design complexity, putting more pressure on their error-free creation. A typical way of ensuring this is through functional verification, which is becoming harder with the increasing complexity of designs. New approaches and methods have to be developed, such as the Portable Test and Stimulus Standard, providing a higher level of abstraction and defining graph-based models of verification intent used to drive stimuli generation. The main focus of the standard is on redundancy reduction through driving stimuli generation and reusability. The reusability of the model is intended on all the platforms, which we call horizontal reuse (simulation, emulation, FPGA) and all design levels, which we call vertical reuse (IP block, subsystem, whole system). Despite its clear definition and benefits it provides, its utilization is still at its beginning, giving room for usability research and automation proposals. The work focuses on reusability across all design levels. The main idea is to build the model for the full system, starting with models for its blocks using the control flow analysis to define interconnection between them. The use of control flow analysis is based on the assumption that control signals have the most considerable influence on the functionality of the design. The aim is to reduce the amount of knowledge needed for the successful interconnection of models representing verification intent. The goal is to (semi)automate all necessary steps, increasing efficiency and reducing the error-prone of the model creation.
Nearly overhead-less multi-threaded controller synthesis for network applications
Current state-of-the art HLS compilers like DASS/Dynamatic require inter-thread communication data to be stored in buffers. This adds latency and extends duration of critical sections in multi-threaded controllers to levels which forbidding practical use. In this work, we show that it is possible to remove this restriction using Non-Oscillatory-Feedback-Path rewrite algorithm together with Model checking for stalls and flushes on handshake paths. For example, stateful filter application (~120CL in C++) can now be directly compiled for arbitrary Ethernet speed and Pkt/clk, BRAM/DDR4/HBM2 with pipeline synchronization logic formally verified and resource consumption expected for a hand written design. In contrast, the previous version of this example app contains additional ~6K CL of heuristic functions to compensate for fluctuations due to critical section realizations.
TBA
TBA
Hash-Based Pattern Matching Architecture
Constantly increasing speeds of network links push up requirements on the performance of network security and monitoring systems. Many network applications such as intrusion detection systems (IDSes) perform deep packet inspection and detect network threats using a ruleset with many signatures. Due to high computation complexity, network applications must use hardware acceleration to achieve wire-speed 100 Gbps throughput. Pattern matching - the most computationally intensive part of deep packet inspection, especially in IDSes - is usually accelerated in hardware. However, current hardware architectures use massive replication of memories and data structures and thus can support only small sets of signatures. To support large rulesets, fast approximate pre-filters can sift the network traffic and significantly decrease the load of further exact signature matching in software or hardware. Therefore, this thesis deals with designing a highly efficient hash-based pre-filtration architecture that replaces the complex signature matching with a significantly simpler short string matching. The pre-filter performs the matching by several parallel hash functions and a suitably shared set of memory blocks forming a hash table. Due to the lack of memory replication, hardware resources are efficiently utilized and the architecture supports large sets of signatures. The architecture also achieves a high level of pre-filtration and its throughput is scalable to hundreds of Gbps. In addition, the thesis further presents architecture optimizations focused on efficient hardware resources utilization and shows their benefits for an open-source IDS Snort acceleration system, Pigasus. Moreover, the proposed concept of hardware architecture is actively used in hardware accelerated network security and monitoring devices used by the Ministry of the Interior of the Czech Republic and has been transferred to a commercial company.
Detection of Material Surface Damage via Neural Network
The presentation explores the use of neural networks to analyse photographs of material surfaces and identify signs of damage such as cracks, corrosion, and wear. The results of neural networks will be discussed and compared with results achieved only via basic image processing techniques such as edge detection, Hough line transformation, image segmentation, etc. The presentation also describes datasets used for training.
Integrating density-aware correction into sound-speed propagation predictor
This presentation shows the update of the HelmNet model to a more straightforward predictor of ultrasound propagation. The updated predictor simplifies the model architecture while integrating density correction. Furthermore, by removing the recurrent approach, the predictive process is much streamlined and easier to train and run, making it more accessible.
ApproxDARTS: Differentiable Neural Architecture Search with Approximate Multipliers
Integrating the principles of approximate computing into the design of hardware-aware deep neural networks (DNN) has led to DNNs implementations showing good output quality and highly optimized hardware parameters such as low latency or inference energy. In this work, we present ApproxDARTS, a neural architecture search (NAS) method enabling the popular differentiable neural architecture search method called DARTS to exploit approximate multipliers and thus reduce the power consumption of generated neural networks. We showed on the CIFAR-10 data set that the ApproxDARTS is able to perform a complete architecture search within less than 10 GPU hours and produce competitive convolutional neural networks (CNN) containing approximate multipliers in convolutional layers. For example, ApproxDARTS created a CNN showing an energy consumption reduction of (a) 53.84% in the arithmetic operations of the inference phase compared to the CNN utilizing the native 32-bit floating-point multipliers and (b) 5.97% compared to the CNN utilizing the exact 8-bit fixed-point multipliers, in both cases with a negligible accuracy drop. Moreover, the ApproxDARTS is 2.3 times faster than a similar but evolutionary algorithm-based method called EvoApproxNAS.
Introduction of the 1st year PhD student
Introduction of the 1st year PhD student.
Mapping Cognitive Impairments and Biomarkers to Refine Mental Disorder Diagnosis and Intervention
In this presentation, I will present three objectives of my research. The first one focuses on developing a Cognitive Skills Impairment Map to improve the comprehension of mental disorders by correlating specific cognitive deficits with the diagnostic criteria established in the DSM-V. The research aims to enhance the precision of mental disorder diagnoses and provide a foundation for more effective intervention strategies. Additionally, it investigates candidate biomarkers that could signal the presence of mental health disorders, thus aiding in their early detection. By identifying these candidate biomarkers, the study seeks to facilitate prompt and targeted therapeutic measures. Furthermore, the selection of pertinent biomarkers associated with cognitive skills is examined to discern the underlying causes of cognitive impairments inherent in various mental disorders.
Assessment of mental stress and anxiety from analysis of brain signals
We delve into the critical domain of "Assessment of brain signals for the classification of stress, anxiety, and depression." These pervasive mental health disorders affect a substantial portion of the population, and our focus centers on the identification of pre-onset signals using pivotal domains: Band Biomarkers, Asymmetry, Brain Connectivity, and Time-Domain analysis. By examining these domains, we aim to uncover reliable markers that can facilitate early detection and ultimately, improved management of these disorders. With approximately 70% of brain disorders originating from these domains, our review provides a thorough exploration of the current state of research and paves the way for developing innovative approaches to enhance mental health diagnostics and care.
Multi-objective Evolutionary Design of Explainable EEG Classifier
As EEG is non-invasive and increasingly more available and cost-effective, it is being used in a growing number of fields. However, the conventional classification using machine learning methods requires a difficult manual selection of features. Deep learning techniques do not require manual feature selection but do not provide explainable solutions required for biomedical applications. The presented work aims to create an automated method for the evolutionary design of explainable EEG classifiers through a combination of genetic algorithm, traditional approaches for classifier design, and multi-objective design techniques to achieve a good trade-off between the number of features and classification accuracy.
Techniques for Efficient Fourier Transform Computation in Ultrasound Simulations
Noninvasive ultrasound surgeries represent a rapidly growing field in medical applications. Preoperative planning often relies on computationally expensive ultrasound simulations. This paper explores methods to accelerate these simulations by reducing the computation time of the Fourier transform, which is an integral part of the simulation in the k-Wave toolbox. Two experiments and their results will be presented. The first investigates substituting the standard Fast Fourier Transform (FFT) with a Sparse Fourier Transform (SFT). The second approach utilises filtering of the frequency spectrum, inspired by image compression algorithms. The aim of both experiments is to find a suitable method for accelerating the Fourier transform while utilising the sparsity of the spectrum in acoustic pressure. Our findings show that filtering offers significantly better results in terms of computation error, leading to a substantial reduction in overall simulation runtime.
Pallet packing and other challenging problems in freight transportation
Finding optimal solutions for NP-hard problems typically requires exponential time. Many problems faced in freight transportation are NP-hard and need approximate algorithms to produce feasible solutions in a reasonable timeframe. This presentation delves into the heuristic solution of the classical pallet packing problem and discusses its real-world challenges, together with a few other related research areas. Automating and further improving key processes in freight transportation can produce time, cost, and environmental benefits.
Unlocking the secrets of Zero-Knowledge proofs
Abstract: Zero-knowledge proofs (ZKP) allow a prover to prove a claim such that the verifier learns nothing but the correctness of the claim. Succinct ZKP are ZKP where the size of the proof is exponentially smaller than the prover's input. The latter has seen a growing interest in blockchain applications in recent years. The talk will give a short introduction to ZKP and how they are constructed. We will touch on the blockchain application and the computational burden in generating these proofs.
BIO: Barak holds a Ph.D. in mathematics from the University of Auckland and held a postdoctoral position at the University of Pennsylvania, where his research was on public key cryptography, especially post-quantum cryptography. Barak was a researcher at Matter Labs, a team building zero-knowledge-proof solutions for blockchain applications, and is now leading the research efforts at Maya-ZK, a team that specialises in hardware acceleration for zero-knowledge proofs.
Advancements and Challenges in the Clinical Diagnosis of Alzheimer's Disease: A Focus on EEG Biomarkers
The presentation examines the current state of Alzheimer's Disease (AD) diagnosis, focusing on the limitations of traditional clinical methods and the potential of EEG as a diagnostic tool. We discuss the challenges in AD diagnosis, including issues with early detection and accuracy, and introduce EEG's capabilities in analyzing signal complexity and brain networks for identifying preclinical AD. The aim is to highlight EEG's emerging role in enhancing AD diagnosis within clinical settings.
Exploring Quantization and Mapping Synergy in Hardware-Aware Deep Neural Network Accelerators
It is well known that memory accesses to external memory (DRAM) require orders of magnitude more energy than accessing the on-chip memory subsystem. With that in mind, this work addresses the challenge of achieving energy-efficient execution of deep neural network (DNN) models on specialized hardware accelerators. Specifically, we delve into the synergy between model optimization using quantization and its scheduling for execution on an accelerator. For this purpose, we implemented an automated quantization framework employing the NSGA-II algorithm for multi-criteria optimization. By extending the state-of-the-art analytical tool Timeloop with support for data quantization, we explore the previously hidden space of model-to-HW mappings. This enables us to guide the multi-criteria optimization and achieve good quality tradeoffs between model accuracy and hardware parameters. We show that the Timeloop extension greatly impacts the overall energy consumption and latency by reducing the required number of memory accesses. On the Eyeriss accelerator and MobileNet V1 model, we were able to reach up to 37% energy reduction without any accuracy drop.
Leveraging AI for Enhanced Log Analysis
Log analysis is crucial for maintaining system health, security, and performance. Artificial Intelligence (AI) techniques provide promising solutions for automating and improving log analysis. The research tasks involve detecting types of logging devices, extracting event templates from logs, identifying anomalies, mapping IDs across different sources, and using Large Language Models (LLMs) for rule generation or query building. By leveraging AI, organizations can enhance efficiency, accuracy, and proactive management of log data.
AFFT: DFT and DTT library for MATLAB
Discrete fourier and trigonomic transformations are elementary tools used in signal processing and analysis. We will present you the progress on the AFFT library which extends MATLAB's current FFT capabilities while providing extra performance and functionality.
Exploring NCA Dynamics: Semantic Segmentation and Cell Communication
This work presents our investigation into Neural Cellular Automata (NCA) through two focused experiments. Initially, we examine the application of NCA in semantic segmentation, showcasing its potential as an innovative method. Our findings highlight the versatility of NCA in adapting to complex segmentation tasks, suggesting a promising direction for future research. Concurrently, we explore the role of cell-to-cell communication within NCA systems. This exploration reveals the significant influence of intercellular interactions on system behavior and evolution, emphasizing the importance of communication dynamics in shaping NCA performance. Through these experiments, we aim to contribute to the understanding of NCA mechanisms and their application potential in computational models.
A NUR-LFB method study: accelerating real-life simulation cases
A recent paper by Jean-Francois Aubry, Oscar Bates, Christian Boehm, et al. explores the intercomparison of various compressional wave models on a series of benchmarks relevant to transcranial ultrasound (TUS). Using the selected benchmark, we will show that such simulations can be (a) computed efficiently in parallel using the LFB method and (b) further optimized using Non-Unifiorm Resolution (NUR) modification. We will also discuss the accuracy of the approach in detail.
UNIGOU Exchange Program
Brazilian student Hayder Matos Batista Sobrinho, from Federal University of Minas Gerais – UFMG, participates in a voluntary short-term INCBAC-UNIGOU (https://www.incbac.org/) research program at UPSY FIT BUT.
Efficient Computational Algorithms and Artificial Intelligence (AI) solutions for video processing dedicated FPGAs
Abstract: Several algorithms for calculating square roots and inverse square roots have been developed. These are oriented on normalized floating point numbers for single and double accuracy. The fast inverse square root (FISR) method will be presented. The Householder iteration method is applied here. The algorithm performs one multiplication operation less without losing accuracy. Many applications of Artificial Intelligence based inferencing are still in the research phase. In this talk, we will introduce the Vitis Video Analytics Software Development Kit framework (Xilinx), which focuses on video processing applications for inference from the video stream. We will discuss a set of Software plug-ins and Hardware IPs dedicated to Xilinx ZCU104 platform that are provided to FPGA designers to develop their solutions and applications.
BIO: Mariusz Wêgrzyn received an M.Sc. degree in Electronics and Telecommunications, specialization: microelectronic circuit design from Gdañsk University of Technology, Faculty of Electronics, Computer Science and Telecommunications in 2002. From 2002 to 2019, he worked mainly in the industry as an engineer in companies such as Chipidea in Lisbon, Portugal; Evelux, Iskra, and Jozef Stefan Research Institute in Ljubljana, Slovenia; Alpha Microelectronics in Frankfurt (Oder), Germany; and Evatronix in Bielsko-Bia³a, Poland. In 2021, he received a PhD. degree in Electronics from AGH University of Science and Technology in Krakow. From 2020 to 2021, he was employed as an assistant at the Faculty of Electrical and Computer Engineering, Krakow University of Technology. Currently, he is an assistant professor at the same Faculty.
Evolution of Cryptographically Sound Boolean Functions
Based on its intended use, a cryptographically sound Boolean function needs to possess some combination of various cryptographic properties. The main factor limiting the quality of a Boolean function is the number of its input variables. Simply put, the larger the function is, the more secure it can be. Contemporary methods of Boolean function design either scale poorly or are able to create only a small subset of all functions with the desired properties. In this talk, I present the research summary of my Ph.D. thesis about new and more efficient methods of Evolutionary design of cryptographically sound Boolean functions. This includes the examination of several variants of genetic programming, genetic operators, replacement strategies, objective functions, and methods of parallelization, as well as the development of a new method of evaluating the cryptographic properties of a Boolean function to enable the use of semantic genetic operators.
Windower: Feature Extraction for Real-Time DDoS Detection Using Machine Learning
Distributed Denial of Service (DDoS) attacks are an ever-increasing type of security incident on modern computer networks. To tackle the issue, we propose Windower, a feature-extraction method for real-time network-based intrusion (particularly DDoS) detection. Our stream data mining module employs a sliding window principle to compute statistical information directly from network packets. Furthermore, we summarize several such windows and compute inter-window statistics to increase detection reliability. Summarized statistics are then fed into an ML-based attack discriminator. If an attack is recognized, we drop the consequent attacking source's traffic using simple ACL rules. The experimental results evaluated on several datasets indicate the ability to reliably detect an ongoing attack within the first six seconds of its start and mitigate 99% of flood and 92% of slow attacks while maintaining false positives below 1%. In contrast to state-of-the-art, our approach provides greater flexibility by achieving high detection performance and low resources as flow-based systems while offering prompt attack detection known from packet-based solutions. Windower thus brings an appealing trade-off between attack detection performance, detection delay, and computing resources suitable for real-world deployments.
Fault-tolerant FPGA reconfiguration controller
Fault tolerance is necessary for circuits operating in critical environments such as space, where radiation causes changes in logic levels. Therefore, I will present my work on a reconfiguration controller, a key component for repairing an FPGA after detecting such faults in its configuration memory. I am also working on increasing the resilience of the reconfiguration controller itself.
High-speed stateful packet processing
Abstact: Stateful network functions are critical in modern high-speed data networks, enabling dynamic management of data packets based on their history within the network. This capability is essential for tasks such as load balancing, traffic management, and monitoring, which require real-time processing and decision-making based on the state of the network traffic. Despite their importance, implementing these functions efficiently in high-speed networking environments presents significant challenges. This talk will cover multiple works addressing these challenges. At the heart of the proposal, we present RIBOSOME, a novel system based on programmable switches that leverages unused external memory using RDMA to store packet payload while processing packet headers on devices like CPUs or FPGAs. RIBOSOME effectively utilizes spare bandwidth from connected servers, demonstrating processing of 300G "worth of traffic" with stateful operations like firewalls and packet schedulers on a single machine. This machine, therefore, receives headers of packets comprising millions of new flows per second, which presents a challenge to maintain state. We evaluate different implementations of connection tracking techniques in software on modern multi-core machi We then seek help from the Network Interface Card (NIC) itself. We examine the performance implications of offloading connection tracking to these so-called SmartNICs. The study reveals that while NICs can support high throughput, they struggle with operations involving frequent updates to the packet classifier, a necessity for connection tracking. Those limitations significantly reduce throughput and even complete service denial, highlighting the need to select the connections that will be offloaded carefully. We finally explore techniques to leverage the NIC to assist in connection tracking for elephant flows.
CV: Tom Barbette is an Assistant Professor at UCLouvain in Belgium and in his research, he focuses primarily on high-speed networking and acceleration of network functions. After completing his Ph.D., he continued to a 3-year post-doc at the Networked Systems lab of Dejan Kostic at KTH, Sweden, which was followed by a year post-doc at the IP Networking Lab at UCL, Belgium. His work in areas such as efficient load balancing (RSS++, Cheetah), packet processing optimization (PacketMill, Packet Order Matters, Ribosome), and advanced network scheduling (Reframer) has been recognized and presented at prestigious conferences like NSDI, CoNEXT, and ACM SIGCOMM. His aim is to innovate the Internet with new but backward-compatible features based on novel programmable network infrastructure, such as SmartNICs and P4.
Link with slides: Download
Improving scalability of a architecture generator for network applications
Multi-terabit fiber optic transceivers were demonstrated, yet, it is challenging to implement stateful traffic filter for networks in 100G+ range. For this type of application, the off-chip DDR is required, which has non-deterministic access time. The implementation of a fully in-order architecture comes at a prohibitively large cost or severely constrained throughput. While this alone significantly complicates design, the off-chip memory controllers also exhibit various performance constraints and interface types, which significantly reduces the portability of the design and flexibility in general. With current high-level synthesis (HLS) techniques, it is required to describe design in a structural way, because otherwise compilation time is the infeasible. Structural description still has the problem of flexibility and portability.
In this work, I created a custom vectorizer, if-converter and scheduler for a HLS framework. The new approach allows for stream aware loop unrolling, bit-mask and bit-count patterns optimizations. Proposed optimizations prevent code explosion and extract complicated patterns early, making it possible to compile software-like programs without overhead in a reasonable time. This means that it is now possible to compile stateful filters for various interfaces and memory types, including segmented buses, AXI4, CHI, AvalonMM.
Flying like a superhero - first-person-view agent control using electrical brain signals
Is it possible to fly a drone in a first-person perspective by just "feeling" how I want to move in the environment next without having a probe implanted in my brain? Probably not. But I am trying it anyway.
In my talk I will introduce the topic of my dissertation by explaining this curious proposition of a novel mental task for a non-invasive brain-computer interface based on electroencephalography (EEG). The overarching ultimate goal is to provide a means of control of various agents in virtual or real settings. These agents could be things like computer game characters, robotic arms or UAVs. Basically anything for which it makes sense to have an onboard camera and first-person-view control. Literature review showed some promising related research supporting feasibility but not much research is there that would provide directly usable data. I describe three parts of my research that take that into account and lead to the ultimate goal: stimulation only - focusing on perception alone, task - focusing on the intent and imagination instead, and usable BCI with online processing and classification of task-related EEG - where the focus is online processing and feedback.
TBA
Did not responded
Evolutionary Exploration of a Neural Network for Predicting Ultrasound Propagation
The search for the optimal treatment plan in a focused ultrasound-based procedure is a complex multi-modal problem. It aims to deliver a solution within a clinically relevant time frame while maintaining precision above a critical threshold. We must balance clinical speed with precision. Machine learning offers a promising solution, as a recent neural predictor for acoustic skull propagation speeds up simulations significantly. To delve deeper into the design, we attempted to improve the solver using an evolutionary algorithm, questioning the significance of different building blocks. By utilizing Genetic Programming, we significantly enhanced the solution, resulting in a solver with approximately an order of magnitude better Root Mean Square Error (RMSE) for the predictor, all while still delivering solutions within a reasonable time frame. Additionally, a second study explored the impact of multi-resolution encoding on network precision, offering insights for further research on memory blocks and convolution kernel sizes in Partial Differential Equation (PDE) Recurrent Convolutional Neural Network (RCNN) solvers.
Differential Neural Network Architecture Search Employing Approximate Multipliers
As part of my dissertation work, I have recently been most interested in a differentiable approach to the automated design of convolutional neural network (CNN) architectures, called Differentiable Neural Architecture Search (NAS). The implemented solution is based on an existing method called DARTS (Differentiable Architecture Search) and was implemented by a student as a bachelor thesis. In this work, the original DARTS method was extended by the use of approximate multipliers in convolutional layers of CNNs in order to find the optimal tradeoff between accuracy and HW parameters of resulting CNN architecture. This method represents an alternative approach to NAS based on the evolutionary computing techniques that I have covered before and directly builds on my previous research.
Portable Test and Stimulus Standard, Vertical Reuse and Automation
Ever-increasing demands on embedded and computer systems increase their design complexity, putting more pressure on their error-free creation. A typical way of ensuring this is through functional verification, which is becoming harder with the increasing complexity of designs. New approaches and methods have to be developed, such as the Portable Test and Stimulus Standard, providing a higher level of abstraction and defining graph-based models of verification intent used to drive stimuli generation. The main focus of the standard is on redundancy reduction through driving stimuli generation and reusability. The reusability of the model is intended on all the platforms, which we call horizontal reuse (simulation, emulation, FPGA) and all design levels, which we call vertical reuse (IP block, subsystem, whole system). Despite its clear definition and benefits it provides, its utilization is still at its beginning, giving room for usability research and automation proposals. The work focuses on reusability across all design levels. The main idea is to build the model for the full system, starting with models for its blocks using the control flow analysis to define interconnection between them. The use of control flow analysis is based on the assumption that control signals have the most considerable influence on the functionality of the design. The aim is to reduce the amount of knowledge needed for the successful interconnection of models representing verification intent. The goal is to (semi)automate all necessary steps, increasing efficiency and reducing the error-prone of the model creation.
Utilizing Cartesian Genetic Programming to Enhance Polygenic Risk Score Calculation
The polygenic risk score (PRS) has proven to be a valuable tool for assessing an individual's genetic predisposition to phenotype (disease) within biomedicine in recent years. However, traditional regression-based methods for PRS calculation have limitations that can impede their accuracy and predictive power. In this presentation, I will show you some of the work done as part of the interfaculty IGA project focused on the use of PRS in plant cultivation. More precisely, a comparison between conventional PRS calculation and the proposed method using Cartesian Genetic Programming (CGP) as a way to overcome the limitations of traditional regression techniques and improve the accuracy of PRS prediction.
Exploring the impact of coefficient removal on the precision of wave propagation simulations
Over the past several months, I have been actively engaged in two projects. Firstly, I worked on the creation of a MATLAB wrapper for the FFT (Fast Fourier Transform) library. The primary objective was to assess the impact of removing a specific percentage of coefficients from a signal and observe its effect on the precision of the simulation. The goal is to gain insights into the accumulated error during wave propagation simulations when a given percentage of coefficients is removed from the signal. Additionally, another objective is to determine the overall sparsity of the signal during wave propagation simulations. Furthermore, I participated in the development of a new dashboard for the k-Dispatch system. This involved designing and implementing a user-friendly interface with various UI widgets to display relevant statistics based on user requirements. The dashboard aimed to provide a comprehensive overview of the system's performance and facilitate efficient decision-making.
Transferring Intrusion Detection/Prevention Systems to Shared-Nothing Architecture
High-speed networks require effective intrusion detection and prevention systems (IDS/IPS) like Suricata to empower cybersecurity teams in managing vast volumes of traffic. Current IDS/IPS architectures employ a shared-everything model, distributing data across multiple cores while utilizing locks and mutexes for synchronization. This design has facilitated a rapid integration of features, however at the expense of optimal performance and non-linear scalability. Transitioning towards a high-performance-centric architecture, this presentation explores the potential of adopting a shared-nothing architecture, a paradigm where individual CPU cores operate independently with minimal or no interaction. This model is known for enhancing performance and scalability, albeit with certain limitations. Its applicability to complex systems like IDS/IPS may not always be straightforward or even feasible. This presentation therefore presents and analyzes the challenges and outlines paths for future work.
Comprehensive Review of Mental Disorders: Cognitive Impairments and Biomarker Associations
Mental disorders encompass a broad spectrum of conditions, manifesting various cognitive, emotional, and behavioral symptoms. Understanding the intricate link between the clinical manifestations and their underlying causes remains at the forefront of neuroscientific research. This talk will delve into a comprehensive review of prevalent mental disorders and the associated cognitive and functional impairments.
Assessment of mental stress and anxiety from analysis of brain signals
We delve into the critical domain of "Assessment of brain signals for the classification of stress, anxiety, and depression." These pervasive mental health disorders affect a substantial portion of the population, and our focus centers on the identification of pre-onset signals using pivotal domains: Band Biomarkers, Asymmetry, Brain Connectivity, and Time-Domain analysis. By examining these domains, we aim to uncover reliable markers that can facilitate early detection and ultimately, improved management of these disorders. With approximately 70% of brain disorders originating from these domains, our review provides a thorough exploration of the current state of research and paves the way for developing innovative approaches to enhance mental health diagnostics and care.
Intelligent inspection and measurement of cylindrical cross section cavities with prediction of state changes
The presentation describes the damage that can occur in the tank gun barrel and the reasons for their occurrence. The presentation also describes the device for surface inspection of the tank gun barrel. The device is used to locate damaged areas in the tank gun barrel. It also presents several images of damaged areas obtained with this device. The work also presents a newly developed algorithm that automatically detects damaged areas in the images obtained in this way.
Wolfram Mathematica, a powerful tool for computation, prototyping, teaching and result presentation
Abstract:
Wolfram Mathematica stands out as a powerful tool for computation, teaching and presentation. It holds the industry-leading position in data processing and visualization. Built on the versatile, functional Wolfram Language, it excels as an efficient tool for application prototyping and problem solving. The product boasts completeness, consistency and stability, requiring no intricate setup or compatibility adjustments. Its extensive library comprises a rich array of methods, algorithms and tools encompassing virtually all applications and scientific disciplines.
In this presentation, we will showcase its fundamental functionalities and explore both simple and advanced applications across various research fields. This includes areas like machine learning and evolutionary computation, not limited to academia but also extending to industrial applications.
Learning the Wolfram Language is a swift and intuitive process, thanks in part to its unique help system, which is built around interactive example notebooks that can be modified and re-evaluated as needed to better understand the topic. With this approach, researchers need not to be seasoned software developers; they can focus entirely on addressing the core problem and delivering a compelling presentation of the results.
Information on projects, publications and activities at DCSY
Candidate for the post of Dean, programme introduction
Candidate for the post of Dean, programme introduction
The Quest for Hardware Support in Network Telemetry
Abstract: The possibility to programmatically add new functionality to network data planes has lately opened new exciting research directions. In this talk, I will present some of the work I have been doing towards rethinking the role of programmable switches when developing scalable network telemetry systems. I will discuss challenges and opportunities when dealing with the design of algorithms that aim at reducing the cost of network processing and data collection as much as possible. I will then conclude my talk with open research questions and considerations on how, in the future, programmable switches shall better support better advance network visibility.
BIO: Gianni Antichi is an Associate Professor at Dipartimento Elettronica, Informazione e Bioingegneria of Politecnico di Milano (Italy) and Senior Lecturer (Associate Professor) at the School of Electronic Engineering and Computer Science of Queen Mary University of London (United Kindgom). His research interests sit at the intersection of networks and systems and the goal is to develop hardware/software co-designs to improve performance and efficiency of end-host applications as well as packet-processing programs. He received a PhD in Information Engineering from the University of Pisa (Italy). His awards include the best paper at ACM SIGCOMM 2017, the ACM SOSR system 2019 as part of the NetFPGA program, the EPSRC New Investigator and the Facebook Networking Systems Research RFP in 2020.
Abstract: Intracerebral and high-density scalp electroencephalography are techniques that enable study electrical activity of human brain. To study electrophysiological brain activity during cognitive tasks and rest is essential to understand the underlying neural substrate of both normal brain functioning and disorders of mind. Projects that uncover electrophysiological correlates of normal cognitive functions as well as abnormalities in psychiatric disorders will be introduced in the lecture.
BIO: During the first 15 years of her research efforts, dr. Alena Damborská worked on functional organization of human brain using intracerebral electroencephalography (EEG) employing technique of event-related potentials. Her research focused on identification of neural substrate of cognitive functions, building upon her medical backgrounds and expertise in neuroscience and physiology. In the last few years, her work is focused on psychiatric disorders using high-density scalp EEG employing microstate approach. Dr. Damborská has contributed to the field of neuroscience by providing evidence for involvement of different brain structures in cognitive functions (Clinical neurophysiology, 2016) and by identifying electrophysiological correlates of functional brain abnormalities in affective disorders (Scientific Reports 2020, Frontiers in Psychiatry 2019). In her current work, Dr. Damborská extends her interest in cortico-subcortical interactions studied with simultaneous intracerebral and scalp EEG (Brain Topography 2021).
|
Date |
Speaker |
|
5th May 2023 |
Kučera J., Orsák, M., Tisovčík, P., Pánek, R. |
|
12th May 2023 |
Hussain, Y., Zaheer, M.A., ©iąmią, L., Bardonek, P., Fukač, T., Kekely, M., Kocnová, J. |
|
19th May 2023 |
Oląák, O, Chlebík, J., Kadlubiak, K., Hurta, M., Piňos, M., Husa, J. |
Evolutionary Optimization of a Focused Ultrasound Propagation Predictor Neural Network
The search for the optimal treatment plan of a focused ultrasound based procedure is a complex multi-modal problem, trying to deliver the solution in clinically relevant time while not sacrificing the precision bellow a critical threshold. To test a solution, a multitude of computationally expensive simulations need to be evaluated, often thousands of times. Recent renaissance of machine learning could provide a solution to this. Indeed, a state-of-the-art neural predictor of the Acoustic Propagation through a human skull was published recently, speeding up the simulation significantly. The utilized architecture, however, could use some improvements in precision. To explore the design more deeply, we made an attempt to improve the solver by use of an evolutionary algorithm, challenging the importance of different building blocks. Utilizing Genetic Programming, we managed to improve their solution significantly, resulting in a solver with approximately an order of magnitude better RMSE of the predictor, while still delivering solutions in reasonable time frame. Furthermore, a second study was conducted to gauge the effects of the multi-resolution encoding on precision of the network. These results are showing promising topics for further research on the effects of the memory blocks and convolution kernel sizes for PDE RCNN solvers.
EvoApproxNAS - HW-aware NAS employing approximate multipliers
In my dissertation, I deal with the techniques for the automated design of convolutional neural network (CNN) architectures using multi-criteria evolutionary optimization algorithms. I pay special attention to HW-aware NAS methods, which focus on the automated design of CNN architectures for devices with limited resources (power, memory, ...). In my work I investigate the combination of HW-aware NAS methods and the use of approximate circuits (e.g. multipliers) in the convolutional layers of CNN models in order to reduce the energy consumption. Recently I have been working on the adaptation of a super-net based HW-aware NAS method called Once-for-all. This approach addresses multiple problems associated with NAS such as the candidate CNNs evaluation, CNN performance prediction, and many more in order to achieve the SotA CNN model architectures for mobile devices.
Analysis of TLS Prefiltering for IDS Acceleration
Network intrusion detection systems (IDS) and intrusion prevention systems (IPS) have proven to play a key role in securing networks. However, due to their computational complexity, the deployment is difficult and expensive. Therefore, many times the IDS is not powerful enough to handle all network traffic on high-speed network links without uncontrolled packet drop. High-speed packet processing can be achieved using many CPU cores or an appropriate acceleration. But the acceleration has to preserve the detection quality and has to be flexible to handle ever-emerging security threats. One of the common acceleration methods among intrusion detection/prevention systems is the bypass of encrypted packets of the Transport Layer Security (TLS) protocol. This is based on the fact that IDS/IPS cannot match signatures in the packet encrypted payload. The presentation provides an analysis and comparison of available TLS bypass solutions and proposes a high-speed encrypted TLS Prefilter for further acceleration.
Ensuring fault-tolerant of FPGA system
Fault tolerance is essential for the use of FPGA systems in harsh environments. The FPGAs are prone to radiation, which causes configuration memory changes, and so damages the implemented circuit. These faults are known as Single Event Upsets. I focus on utilizing Dynamic Partial Reconfiguration of FPGA to restore correct function. Now I am looking for a suitable application to show the benefits of reconfiguration for FPGA system resilience. The classification of packets seems to be appropriate because the internet is currently being developed via satellites.
Fault-Tolerant Systems Design Automation
Specific digital systems exist that must maintain a high level of reliability. They must withstand the presence of naturally-emerging faults. A non-negligible portion of such systems is based on Field Programmable Gate Arrays (FPGAs). Different approaches to increasing the reliability of a digital system exist, including the mechanisms of the so-called Fault Tolerance (FT). The FT tries to mitigate the consequences of a potential fault within one or more system components.
In this presentation, I will present the complete design flow, which automatically transforms a finished FPGA design into its FT version. The design must be described in a Hardware Description Language (HDL), and its FT version is created by incorporating FT mechanisms into the description code. VHDL and C++ (combined with HLS) are currently supported. The resulting FT design is based on single or multiple optimization criteria (e.g., maximal mean time to failure and minimal power consumption). The proposed design flow emphasizes its generality, which allows the reusability of specific methods among various description formats, languages, and abstraction levels (e.g., the support for a new HDL can be added without the need to modify the other parts of the automation flow).
Multi-objective Design of Energy-Efficient HW Accelerators for LID Classifiers
Taking levodopa, a drug used to treat symptoms of Parkinson's disease, is connected with severe side effects known as Levodopa-induced dyskinesia (LID). LID is challenging to classify during a short period of a physician's visit. A low-power wearable classifier enabling long-term continuous LID classification would thus significantly help with LID detection and dosage adjustment. Presented work deals with the multi-objective design of energy-efficient hardware accelerators of LID classifiers that can be implemented in wearable devices. It introduces and evaluates multiple improvements to the current state-of-the-art method. These improvements include sub-byte date representation, elimination of required register circuits and a fast and accurate energy consumption estimation method. Efficient energy consumption estimation allows the inclusion of energy consumption directly in the evolution process. The multi-objective design problem (with a trade-off between accuracy and energy consumption) is then solved by introducing constraints on energy consumption and thus transforming it into a single objective problem. Proposed improvements allow the design of a wide range of high-quality solutions and significantly reduce their energy consumption.
The ultrasound wave propagation simulation using the sparse Fourier transform
In the k-Wave toolbox, spectral methods are used to compute the set of differential equations describing wave propagation simulation. Therefore the fast Fourier transform is used to transform the solution into a spectral domain. This transformation takes a significant part of the simulation time step. The results of our implementation of the 2D sparse Fourier transform using AAFFT 0.9. have shown that the domain is sparse in the spectral domain. Thus there is no need to compute all coefficients in the spectral domain. In the 3D domain, the average speedup is 2.5 using the sparse Fourier transform against the fast Fourier transform and holding the L-infinite error below 10.0E-10. These results have shown that it is possible to use the sparse Fourier transform in ultrasound wave propagation to reduce simulation time while holding the required accuracy, i.e., L-infinite error.
AI in Neuroimaging - the Way Forward
In my talk, I will discuss research projects I am working on, focusing on two of the following: 1)Development of AI-based framework for classification, segmentation, and survival prediction of rain tumors using brain MRI. 2) Sentiment classification of functional MRI (fMRI) data collected during naturalistic stimuli of movie watching using labels generated with natural language processing (NLP). A brief description of these studies is provided below:
Brain tumor is one of the deadliest diseases in the world due to its increase mortality rate in all age groups. Being inside the brain this tumor can cause additional issues such as headaches, seizures, hearing & vision changes, personality & behavior changes etc. based on its location in the brain. There is a need to develop a framework to assist clinicians at various stages of brain tumor treatments. I will talk about a study in which we developed an AI-based framework to assist clinicians in segmentation of brain tumor, in classifying its types, and in predicting survival of a brain tumor patient. We utilized multi-task learning (MTL) using deep neural networks to establish our framework. In MTL, we trained a single model to learn and complete all tasks at once. The advantage of this approach is fast processing, which would be needed for real time analysis of the scans by clinicians.
Our brain is influenced by our environment and is shaped by what we see, hear, and read. The movie we watch, the song we listen to, and the text we read are called 'naturalistic stimuli' and they influence our brain functions resulting in changes in our behavior and mood. Wide spread of COVID-19 during last two years has tremendously increased the usage of these stimuli increasing their influence and subsequent issues such as stress, depression, and anxiety. There is an urgent need to comprehend the relationship of these stimuli and our sentiments/emotions (using neuroimaging data) to make intelligent choices about what to watch and listen to. There are many open-access fMRI datasets available, collected under naturalistic conditions, that can be used for this comprehension. However, most of these datasets are not labelled limiting their use in supervised learning paradigm. Our study is an initial step towards circumventing this issue by generating labels using subtitles of the movie for fMRI data classification. We used NLP-based basic sentiment analyzers such as VADER and TextBlob to generate labels of various scenes in a movie based on the subtitles. Subsequently, we used these labels on fMRI images to classify sentiments from them using basic ML/AI algorithms.
Introdction of 1st year student
My name is Yasir Hussain and I am from Pakistan. In 2019, I completed my Master's degree in Electrical Engineering. During my master's program, I conducted research on speaker recognition using MFCC, which is a well-known technique in the field of speech processing. I do not have any specific hobbies. Through my Ph.D. program, I aim to develop an algorithm to analyze multimodal data from IoT devices for real-time mental health analysis, diagnosis, and prediction.
Introdction of 1st year student
My name is Asad Zaheer and I am from Pakistan. I completed my Master's degree in Computer Science. During my master's program, I conducted research on seizure detection from EEG signals. I do not have any specific hobbies. Through my Ph.D. program, my thesis topic is "Assessment of mental stress and anxiety from analysis of brain signal"
Portable Test and Stimulus Standard, Vertical Reuse and Automation
Ever-increasing demands on embedded and computer systems increase their design complexity, putting more pressure on their error-free creation. A typical way of ensuring this is through functional verification, which is becoming harder with the increasing complexity of designs. New approaches and methods have to be developed, such as Portable Test and Stimulus Standard providing a higher level of abstraction defining graph-based models of verification intent used to drive stimuli generation. The main focus of the standard is on redundancy reduction through driving of stimuli generation and reusability. The reusability of the model is intended on all the platforms, which we call horizontal reuse (simulation, emulation, FPGA) and all design levels, which we call vertical reuse (IP block, subsystem, full system). Despite its clear definition and benefits it provides, its utilization is still at its beginning, giving room for usability research and automation proposals. The work focuses on reusability across all design levels. The main idea is to build the model for the full system, starting with models for its blocks using the control flow analysis to define interconnection between them. The use of control flow analysis is based on the assumption that control signals have the biggest influence on the functionality of the design. The aim is to reduce the amount of knowledge needed for the successful interconnection of models representing verification intent. The goal is to (semi)automate all necessary steps, increasing efficiency and reducing error-prone of the model creation.
Hash-Based Pre-Filter for IDS
Constantly increasing speeds of network links push up requirements on the performance of network security and monitoring systems, especially intrusion detection systems (IDSes). IDSes perform deep packet inspection and detect network threats using a ruleset with many signatures. Due to high computation complexity, IDSes must use hardware acceleration to achieve wire-speed 100 Gbps throughput. Pattern matching - the most computationally intensive part of packet processing in an IDS - is usually accelerated in hardware. However, current hardware architectures use massive replication of memories and data structures and can support only small sets of signatures. To support large rulesets, fast approximate pre-filters can sift the network traffic and significantly decrease the load of further exact signature matching in software or hardware. Therefore, we have designed a highly efficient hash-based pre-filtration architecture that replaces the complex signature matching with a significantly simpler short string matching. The pre-filter performs the matching by several parallel hash functions and a suitably shared set of memory blocks storing short strings. Due to the lack of memory replication, hardware resources are efficiently utilized. The architecture achieves a high level of pre-filtration, supports large sets of signatures, and its throughput is scalable to hundreds of Gbps. Moreover, we have designed further optimizations focused on efficient on-chip memory utilization and shown their benefits for an open-source IDS Snort acceleration system, Pigasus. The hash-based pre-filter achieves up to 97% better level of pre-filtration and up to 1557 times more efficient memory utilization.
Description of data coherency handling constraints for C to VHDL translation using program
External memories that are potentially useful for network applications are usually controlled through the bus with a complex protocol and high latency. This tends to make HDL designs with external DDR/HBM hard to maintain and extend. The HLS is a commonly used technique for translation of high-level languages into hardware design. In the HLS tool, the support for some specific bus is usually hardcoded, and the user can only use pragmas to indirectly tune behavior during synthesis. This is a problem for net. apps. because coherency handling is complex and often unique to an application. To avoid this issue, we use an API to scheduling stage of compilation, where the user program resides in dataflow form. In this format, we lower the high-order bus operations to implement bus protocol. Then we use the reachability database to query for specific parts that are subject to data coherency handling. And then finally implement the handler in cooperation with the scheduler. As a consequence, out-of-order processing or write forwarding can be described with the same trivial user code and several straight-forward lines of constraints that can be shared among other apps.
Semantic Mutation Operator for Fast and Efficient Design of Bent Boolean Functions
Bent Boolean functions (functions that possess optimal non-linearity) are one of basic cryptographic primitives, suitable for construction of S-boxes and other Boolean functions with additional cryptographic properties. To be secure, Bent functions must have sufficiently large number of inputs and non-trivial internal structure. There are two main ways of how to construct these functions, evolutionary, which struggles to find functions with sufficiently large number of inputs due to the exponentially growing size of the truth tables involved, and analytical, which creates functions with predictable internal structure. To improve upon both these approaches, we use genetic programming to provide a complex internal structure, and combine it with a semantically oriented mutation operator, which uses analytical knowledge to avoid disruptive mutations and overcome local optima. As a result, we achieve seven-fold reduction in both the number of evaluations and the computation time, and outperform all other competing evolutionary approaches.
Evaluation of Interpolation Approaches for Multi-resolution LFB method
A key component allowing for multiple resolutions in the Local Fourier Basis (LFB) method is an interpolation of overlapping regions located on boundaries of locally constant spatial resolution. The error and performance of the method are strongly dependent on the properties of the specific approach used. In the presentation, several standard methods are evaluated alongside one novel approach based on FFT.
Improving DGA classifiers with genetic dataset modifications
Many malware families utilize domain generation algorithms to evade the blocking of communication between a bot and its command and control server. Multiple machine-learning approaches were proposed to recognize and classify the algorithmically generated domain names. The approaches differ in the features, machine-learning techniques and their parameters. Nevertheless, we argue that the quality of the classifiers is heavily determined by the datasets they are trained on. To prove our claim, we propose a framework to extend the domain-name datasets with additional data samples. Specifically, we apply the genetic algorithm to find very specific new data samples. The experiments show that the extended training data set yields a more robust classifier with a higher detection performance for the algorithmically generated domains.
Optimization of Moldable Workflows under Incomplete Performance Data
Complex ultrasound workflows calculating the outcome of ultrasound procedures such as neurostimulation, tumour ablation or photoacoustic imaging are composed of many computational tasks requiring high performance computing or cloud facilities to be computed in a sensible time. Most of these tasks are written as moldable parallel programs being able to run across various numbers of compute nodes. The number of compute nodes assigned to particular tasks strongly affects the overall execution and queuing times of the whole workflow (makespan) as well as the total computational cost. This presentation talks about a genetic algorithm searching for a good resource distribution over the particular tasks, and a cluster simulator evaluating the makespan and cost of the candidate execution schedules. Next, it explains the way we handle incomplete performance data needed for the genetic algorithm.
Automated Design of Fault-Tolerant Systems: The Design Flow Overview
Space probes, medical equipment, and special controller computers are examples of specific electronic systems required to maintain a high level of reliability. Such systems must be designed with this aspect in mind. Various approaches to eliminate the effects of possible failures emerging from the presence of such devices in harsh environments exist. One of them is the so-called Fault Tolerance (FT). When using FPGAs, this approach requires altering the design implemented into the FPGA. This is, however, an uneasy task. For this reason, a computer-aided automated approach is practical. The presentation will focus on such an approach, which allows automatic modification of the designs using specifically-implemented code-manipulation tools and selecting the proper modifications to given components of the system to achieve the most beneficial result in terms of reliability but also power consumption or design size. Last but not least, a specifically-implemented generator of testbeds will also be presented, which allows for a straightforward test of the intermediate designs and the resulting structure with a chosen accuracy. Finally, a short recapitulation of a case study on an FPGA design from practice will be presented alongside the results.
Overview of mapping of the packet processing from P4 language into the FPGA
In my presentation I will talk about the overview and different parts of the packet processing mapped from the P4 language into the FPGA. The main focus will be on a flexible approach to the packet classification and different optimizations that can be used to achieve high throughputs while keeping the chip area as small as possible.
DDoS Mitigation using Machine Learning
Distributed Denial-of-Service (DDoS) attacks are one of the most severe threats to all internet service or infrastructure providers. Such an attack aims to take down a service or even the whole network to make it inaccessible to legitimate users. Finding a way to efficiently distinguish between legitimate and malicious packets with minimal disruption to the communication of legitimate traffic is necessary to mitigate the attack successfully. Many machine learning techniques, especially those using Neural Networks, have been proposed to improve DDoS detection/mitigation performance. However, the existing solutions are usually offline-based and trained in a supervised manner, requiring an expert to label the network traffic dataset and effectively preventing such solutions from being deployed in practice. In this talk, I will focus on one of the recent solutions, called Kitsune [1]. It is a feature extraction framework and an anomaly detection algorithm based on a set of autoencoders. In contrast, it enables unsupervised learning and online per-packet classification to mitigate DDoS attacks in real-time. I will present experimental results evaluating Kitsune and its modified version replacing the original feature extraction with an alternative method on a real network traffic dataset. The evaluation will show the benefits of the newly proposed approach in terms of a higher detection success rate and better run-time performance.
[1] Yisroel Mirsky, Tomer Doitshman, et al. "Kitsune: An Ensemble of Autoencoders for Online Network Intrusion Detection". NDSS 2018.
The Fault-tolerant Single-FPGA System with a Self-repair Reconfiguration Controller
Fault tolerance is a crucial approach for space applications on commonly used FPGAs. For more extended missions, it is essential to have an autonomous system to ensure recovery from disruptions caused by harsh environments. Therefore, a necessary component is the reconfiguration controller, which must be fault-tolerant too. Our GPDRC controller was therefore equipped with the ability to repair itself and tested on benchmark circuits.
Contemporary embedded development
Increasing complexity of embedded devices over course of last years forces developers to adopt best practices and principles from more agile domains. Approaches such as TDD (test driven development) and HIL (hardware in the loop) in combination with automation and advanced emulation can wastly accelerate the development of modern embedded devices. Have a peak into current tools of the trade in commercial embedded development.
BIO Embedded enthusiast currently leading R&D team in Sewio with more than 9 years of experience in the field of embedded development, including years spent as a hardware and firmware developer, tester, architect, project manager and technical team leader on numerous projects from varying regulated fields such as industrial, automotive or medical after unsuccessful studies on VUT FEEC.Current Research at the Institute of Health and Analytics
The presentation will start with the research ecosystem in UTP. It will then focus on current research at the Institute of Health and Analytics (IHA). IHA comprises of three research groups and one national centre of excellence. The niche areas of IHA include neurotechnology for quality education and for stress management, biomedical implant manufacturing and rehabilitation, stroke assessment, modelling and rehabilitation, wearable and visualization technology, and computer aided analytics and diagnosis. A few ongoing projects will be highlighted.
BIO Ibrahima Faye is an Associate Professor at Universiti Teknologi PETRONAS, Seri Iskandar, Malaysia. He is attached to the Department of Fundamental and Applied Sciences. He is currently leading the science of learning group under the Centre for Intelligent Signal and Imaging Research (CISIR), a national centre of excellence. He received a BSc, MSc and PhD in Mathematics from University of Toulouse and a MS in Engineering of Medical and Biotechnological Data from Ecole Centrale Paris. His research interests include Machine learning, Mathematics, Signal and Image Processing, Science of Learning. He has published over 150 papers in peer reviewed journals and international conferences and holds 4 patents in Image Processing. He is a senior member of the IEEE and currently the chair of IEEE Computational Intelligence Society (CIS), Malaysia.Improving cache efficiency for network monitoring apps with neural cache line reuse predictor
Current cache replacement policies like Sampling Dead Block Prediction, Signature-based Hit Prediction or LRU are not efficient (if usable) for network monitoring applications because there is no code flow access pattern. Network monitoring app is essentially a group of hash tables which are queried for every packet on network. Burstiness and a packet rate of the network flow has a mayor impact on cache. For the prediction of the burstiness typically a recurrent network like LSTM, GRU is used, because it is sequence prediction task. Both networks have forbidding resource cost on FPGA architecture if trained online. A record for each network flow in target devices already contain statistics of the flow which can be potentially used instead of memory encoded in RNN. In this presentation I will focus on several methods of flow statistic encoding and FNN based cachability prediction with efficient HW implementation which are superior to LRU. Models are learning online and do not require tuning for a network like currently most used techniques.
Multi-objective Symbolic Regression for Physics-aware Dynamic Modeling
Symbolic regression is a data-driven modeling technique that generates parsimonious models as analytic formulas. Among its advantages is its capability to derive models from a small training data set. It also allows for the easy incorporation of prior knowledge about desired model's properties into the learning process. This helps to generate physically plausible models that naturally increase their trustworthiness and robustness. In this talk, I will present our recent results in designing symbolic regression methods to learn models of nonlinear dynamic systems.
Low Level Evolvable Hardware - Challenges and Applications
Applying Evolutionary Algorithms to FPGA bitstreams was unfeasible for over a decade.
The advent of open-source FPGA toolchains yet again enables this Evolvable Hardware approach.
This talk will demonstrate the unique effects, the challenges, and the opportunities that arise with this approach.
Furthermore it will present suitable applications, like in the field of hardware security.
Generating synthetic training data for HIFU predictor using Wave Function Collapse algorithm
Next stop on the road towards Automatic HIFU treatment planning is the creation and training of a neural net predictor to estimate the progression of heat distribution. Basing such a net on recurrent convolutional models, thousands of data points are required to train. At this seminar, i will present my attempts at generating training data from a real life data point and the wave function collapse algorithm.
Prediction of HW parameters of CNN models in the context of Neural Architecture Search
In my dissertation, I deal with the techniques for the automated design of convolutional neural network (CNN) architectures using multi-criteria evolutionary optimization algorithms. I pay special attention to HW-aware NAS methods, which focus on the automated design of CNN architectures for devices with limited resources (power, memory, ...). In my work, I investigate the combination of HW-aware NAS methods and the use of approximate circuits (e.g. multipliers) in the convolutional layers of CNN models. Many of the modern HW-aware NAS techniques rely on fast and reliable estimation of key hardware parameters, such as the energy required for the inference. In this seminar, I plan to focus on the task of predicting hardware parameters of CNN models designed by NAS methods. For this purpose, the tool ATTool, which is based on the well-known HW tools Timeloop and Accelergy, was created. This tool enables the prediction of key hardware parameters (e.g. energy consumption, memory footprint, etc.) for various HW accelerators (e.g. Eyeriss or Simba).
Evolutionary Design of Reduced Precision Preprocessor for Levodopa-Induced Dyskinesia Classifier
Parkinson's disease (PD) is one of the most common neurological conditions affecting the motor system. Unfortunately, levodopa, a drug used for PD symptoms treatment, has side effects of involuntary and often violent muscle spasms called Levodopa-induced dyskinesia (LID). Precise adjustment of Levodopa dosage could help with LID severity, but it is difficult due to the tricky properties of LID. A low-power wearable device would allow a long-term continuous classification in homes of people with PD and could thus help physicians with dosage adjustments. The presentation will focus on a design of a hardware-efficient implementation of data preprocessing for LID classification. Three proposed approaches will be described and compared: 1) evolution of magnitude approximation using Cartesian genetic programming, 2) design of preprocessing unit using two-population coevolution (2P-CoEA) of cartesian programs and fitness predictors, and 3) a design using three-population coevolution (3P-CoEA) combining compositional coevolution of preprocessor and classifier with the coevolution of fitness predictors.
Evaluation of libraries for the one-dimensional sparse Fourier transform
Computing Sparse Fourier transforms is becoming popular in many applications working with large signals that are sparse in the spectral domain. We will compare the performance of several C++ libraries computing the one dimensional Sparse Fourier transform including MSFFT, AAFFT, DMSFT and GFFT. The proposed benchmark consists of random signals with various length and sparsity. As the reference, the FFTW library, widely used library for computing the Fast Fourier transform, is used.
DPDK Prefilters for accelerating intrusion detection/prevention systems
Intrusion detection/prevention systems are a "swiss-knife" of a network administrator. They are able to recognize malicious activities of attackers and provide valuable insight about the network by monitoring and analyzing collected data. However, current networks have outpaced the development of these systems and scale much faster. As a result, IDS/IPS are resource-intensive systems and network administrators are forced to either limit their visibility or use expensive machines to match the bandwidth of the protected network. The work focused on the introduction of a new approach to packet processing by IDS/IPS systems. By analyzing packets first by DPDK Prefilters, we were able to increase Suricata processing capabilities by more than 15% in the very early phase of the experiments. The presentation provides an insight into architecture fundamentals and possible use-cases.
Information on projects, publications and activities at DCSY..
|
Datum |
Přednáąející |
|
6. kvìtna |
Hurta, M., Piňos, M., Husa, J., Lojda, J., Keąner, F., Kocnová, J. |
|
13. kvìtna |
Tesař, R., Smatana, S., Krčma, M., Tisovčík, P., Bardonek, P. Vrána, R. |
|
20. kvìtna |
®ufan, P., Oląák, O, Chlebík, J., Kadlubiak, K., Budiský, J., Jaroą, M., Vaverka, F. |
|
27. kvìtna |
©iąmią, L., Orsák, M., Fukač, T., Kekely, M., Kučera, J., Pánek, R. |
Neural Networks for Mobile Devices
Running a neural network is computationally intensive and can be problematic in a resource-constrained environment such as a microcontroller or a microprocessor. Software optimization techniques decreasing memory footprint or lowering precision solve one part of the problem, but it is their deployment on a specialized machine learning accelerator which enables them to perform computer vision or speech recognition tasks in real-time.
Evoulutionary resynthesis of complex combinational circuits
My Ph.D. thesis is about evoulutionary optimization of complex combinational circuits. I am applying a so-called divide-and-conquer strategy where a randomly selected small part of a original circuit is optimized by CGP and placed back. This procedure is successful in means of reduction of number of gates in the circuit. However, it ignores the delay completely. So in the last part of my work I focused on how to remove as much gates as possible while keeping the delay on a desired level.
Enabling Event-Triggered Data Plane Monitoring
We propose a push-based approach to network monitoring that allows the detection, within the dataplane, of traffic aggregates. Notifications from the switch to the controller are sent only if required, avoiding the transmission or processing of unnecessary data. Furthermore, the dataplane iteratively refines the responsible IP prefixes, allowing the controller to receive information with a flexible granularity. We implemented our solution, Elastic Trie, in P4 and for two different FPGA devices. We evaluated it with packet traces from an ISP backbone. Our approach can spot changes in the traffic patterns and detect (with 95% of accuracy) either hierarchical heavy hitters with less than 8KB or superspreaders with less than 300KB of memory, respectively. Additionally, it reduces controller-dataplane communication overheads by up to two orders of magnitude with respect to state-of-the-art solutions.
Fault-tolerant Systems Design Automation
Specific systems are required to maintain high reliability. However, such a task is very challenging, especially for complex systems. Therefore, I research possibilities of automated transformation of unreliable systems into reliable ones. Specifically, my research targets commercially-available FPGA chips and fault tolerance approaches to maintain an FPGA design in operation state. The main research goal is to create a method that accepts a description of a system. The method then produces a system whose fault tolerance has been increased in proportion to the resources provided on a chip, e.g., available area on the FPGA and, newly, power consumption budget. According to a situation, multiple Pareto-optimal solutions are provided by the method. An overview of my complete research will be presented alongside new improvements and a new case study. The case study aims to create a set of Pareto-optimal designs of a particular circuit, the GPDRC (Generic Partial Dynamic Reconfiguration Controller).
Choose your 16s rRNA primer wisely
The biggest drawback of 16S rRNA gene sequencing is that the reads originate from a single short region and the resulting reads lack sufficient specificity for reliable species-level identification. Whole metagenomic sequencing (WMGS) is seen as a solution to this problem that should provide the highest degree of specificity. We argue that WMGS for metataxonomics can be inefficient since most parts of a typical microbial genome are non-specific and provide no value for species identification. Consequently, the sequencing budget is spent on useless parts of genomes and the process's sensitivity is significantly reduced. This is a problem, especially in the low-abundant samples contaminated by eukaryotic DNA. Unlike WMGS, where, in theory, all organisms could be classified down to the species level, in 16S rRNA the set of identifiable species depends on a chosen primer combination. In this presentation I will mainly focus on demonstrating newly created web application for choice of primer pair combinations.
Integration of hash-based pre-filter architecture into Pigasus system
Increasing speed of network links continuously pushes up requirements on the performance of network security and monitoring systems, including their typical representative and its core function: an intrusion detection system (IDS) and pattern matching. To allow the operation of IDS applications like Snort and Suricata in networks supporting throughput of 100 Gbps or even more, a recently proposed pre-filtering architecture approximates exact pattern matching using hash-based matching of short strings that represent a given set of patterns. This architecture can scale supported throughput by adjusting the number of parallel hash functions and on-chip memory blocks utilized in the implementation of a hash table. The effective memory utilization and thus large hash table capacity are ensured by several optimizations. The hash-based pre-filter architecture has been integrated into a hardware-accelerated IDS Snort called Pigasus. Using the proposed pre-filter architecture, Pigasus reaches higher pre-filtration rates and significantly increases the number of supported strings. In addition, the previously software-based regular expression matching can now also be performed in hardware.
Optimization of Execution Parameters of Moldable Workflows under Incomplete Performance Data
Complex ultrasound workflows calculating the outcome of ultrasound procedures such as neurostimulation or tumour ablation are composed of many computational tasks requiring high performance computing to be computed in a sensible time. Most of these tasks are written as moldable parallel programs being able to run across various numbers of compute nodes. The number of compute nodes assigned to particular tasks strongly affects the overall execution and queuing times of the whole workflow (makespan) as well as the total computational cost. In my presentation, I am going to talk about a genetic algorithm searching for a good resource distribution over the particular tasks, and a cluster simulator evaluating the makespan and cost of the candidate execution schedules.
Overview of optimizations of P4 to FPGA translation with focus on packet classification
One of the critical operations carried out when processing packets is the packet classification. As we want to achieve maximal throughput, we need to utilize the finite resources of the FPGA as efficiently as we can. This means that optimizing packet classification or rather the entire match and action part (as it is known in the P4 language) is crucial. In my presentation I will present an overview of different approaches that can be used to achieve this and their benefits. This includes top-level optimizations that enables some resources to be shared between tables as well as optimizations to the packet classification algorithms themselves.
Statistical Randomness Testing
The output of any random number generator should be indistinguishable from random data. That is, free of any patterns or correlations between individual bits. This basic requirement also applies to block ciphers and hash functions, whose output should always appear to be completely random. While there is no way to verify that data is truly random, there are multiple standard test suites that can check for the many commonly known types of non-randomness. One test that stands apart from the rest is the BoolTest, which separates the input data into an arbitrary number of bins, and then searches for correlations between them by constructing boolean functions (in the Algebraic Normal form, by using a Genetic Algorithm) to act as distinguishers. However, as the data is split only once and the number of bins is static, when this baseline version of BoolTest is applied to the output of a block cipher or a hash function, it only discovers correlations between bits of the output caused by insufficient "confusion." By pre-processing the data and making multiple splits, we can also find weaknesses in the "diffusion," and discover correlations between bits of ciphers or hash functions for a higher number of rounds than has previously been possible.
Preliminary performance evaluation of modified LFB method
The local Fourier Basis (LFB) method is based on the Pseudospectral method which leverages the Discrete Fourier Transform (DFT) to achieve high accuracy of derivation. In LFB however, the simulation domain is subdivided into subdomains where DFT is computed only locally to reduce communication and to achieve better scalability of distributed computation. In the proposed modification, each subdomain can have a different resolution to allow memory optimizations. Different resolution of neighboring subdomains requires additional computation during the communication step. This may adversely impact the performance. In this presentation, we present a preliminary performance and scaling investigation to address this issue.
Utilising bit vector packet classification algorithm for HW acceleration ML-based encrypted network traffic analysis
With the ever-increasing amount of encrypted network traffic, new approaches to monitoring are being actively researched to allow for traffic analysis without directly accessing data. Ideas based on machine learning algorithms allow for easy analysis of a large amount of traffic using only statistical information or observing the flow. To apply the same approaches for high-throughput links (100 Gbps or higher) a hardware-accelerated solution is desirable to achieve classification and analysis in real-time. Classifiers based on decision trees are very suitable for hardware implementation and acceleration due to their relatively simple structure. The trees, however, require a large number of nodes to achieve high accuracy resulting in significant resource usage. It is possible to reduce the tree complexity by, for example, removing duplicate nodes to save resources. However, this may affect the overall quality of the classifier. Another area to explore is utilising approaches used in packet classification since they perform a similar task. In the presentation, we look at the idea of using bit vectors to implement the decision trees to maintain relatively low latency while allowing for a configurable classifier.
Assessment Model for Identification of Visual Learners Using Electroencephalography(EEG) Signals
Abstract: The importance of finding a suitable learning style based on brain patterns cannot be ignored, as ignoring brain patterns can increase the cognitive load. Various studies based on electroencephalography (EEG) have been proposed to identify the learning style in the literature. But the utility of these methods is not straightforward as they lack a common framework. Also, as these methods are self-assessment-based, they give biased results warrant further research. The objective of this study was to develop an EEG-based assessment model for the identification of visual learning styles. The main contribution of this work is to Identify the visual learning style of students utilizing a memory recall test with EEG signatures. It advances conventional techniques by incorporating objective scientific evidence from neuroimaging techniques. Another contribution is achieving high recall that suggests the feasibility of the proposed DL model. This work paved the way towards real-time EEG-based systems.
Bio: Soyiba Jawed has currently affiliated Department of Computer systems at Brno university of technology. Before joining Brno university of technology, she was with the Centre for Intelligent Signal and Imaging Research (CISIR) at Universiti Teknologi PETRONAS, Seri Iskandar, Malaysia. She has passed her Ph.D. viva from University Teknologi PETRONAS, Seri Iskandar, Malaysia, in February 2021 with majors in Electrical and Electronic Engineering and a specialty in EEG signals processing. Before joining CISIR, she has received B.Sc. Degree in Computer Engineering from COMSATS, Islamabad, Pakistan, and M.Sc. Degree in Advanced Electrical and Electronics Engineering from University of Leicester, UK. She is the recipient of several academic awards and grants such as the UTP GA award for Ph.D. studies, FDP award for Masters studies, Erasmus Mundus grant, Third Best Project award Maters Degree in the chord of 84, and a GA merit award for publishing Q1/Q2 papers. She also won several grants for presenting conference papers internationally. She has published several articles in flagship local and international conference proceedings and peer-reviewed impact factor journals of IEEE/ /Frontiers/MDPI. Her research expertise includes analyses of Biomedical Signals Processing, including EEG, ERP, Brain connectivity, Artificial Intelligence, Machine Learning, and Deep Learning in Healthcare Applications. She is a member of PEC, IEEE EMBS.
Portable Test and Stimulus Standard, Vertical Reuse and Automation
Ever-increasing demands on embedded and computer systems increase their design complexity, putting more pressure on their error-free creation. A typical way of ensuring this is through functional verification, which is becoming harder with the increasing complexity of designs. New approaches and methods have to be developed, such as Portable Test and Stimulus Standard providing a higher level of abstraction defining graph-based models of verification intent used to drive stimuli generation. The main focus of the standard is on redundancy reduction through driving of stimuli generation and reusability. The reusability of the model is intended on all the platforms, which we call horizontal reuse (simulation, emulation, FPGA) and all design levels, which we call vertical reuse (IP block, subsystem, full system). Despite its clear definition and benefits it provides, its utilization is still at its beginning, giving room for usability research and automation proposals. The work focuses on reusability across all design levels. The main idea is to build the model for the full system, starting with models for its blocks using the control flow analysis to define interconnection between them. The use of control flow analysis is based on the assumption that control signals have the biggest influence on the functionality of the design. The aim is to reduce the amount of knowledge needed for the successful interconnection of models representing verification intent. The goal is to (semi)automate all necessary steps, increasing efficiency and reducing error-prone of the model creation.
Preliminary results of TLS prefiltering
A big part of the current internet traffic consists of encrypted communication. In fact, it can be well above 70% of the total traffic, with TLS as the most prevalent protocol. Considering intrusion detection/prevention systems like Suricata are not able to decrypt the traffic, it might be a better idea to not send this type of traffic for analysis. The proposed solution is placed in front of Suricata and acts as a filter. The presentation summarizes the approach of the proposed solution, the first results, and possible future paths to take.
Network-Attached FPGAs in a Public Cloud: A Virtual Switch Wanted
In this presentation, I will introduce the main area I focused on as a postdoc in the group of Dr. Dirk Koch at the University of Manchester. I will briefly outline the journey from the original research question "Why are Cloud Service Providers reluctant to make a network interface of network-attached FPGAs available to users?" to a more specific problem "How should a virtual switch for network-attached FPGAs look like?". Next, I will show the evaluation of three relevant approaches to the implementation of such a virtual switch. In the end, I will qualitatively compare the evaluated approaches and identify the one that seems to be the best option.
A Personal Review of the Postdoc in Manchester: Takeaways for Prospective Postdocs
I have gained a lot of new experience while looking for a postdoc position, trying to secure funding, and working at the selected university. Therefore, I will use this presentation as an opportunity to summarize these experience not only for myself but also for current Ph.D. students. Hopefully, they will find these takeaways useful when applying for their first postdoc position.
Flexible mapping of the network functions of hardware architectures
Design of a packet classifier for millions and 100G SDN networks is still a challenging task due to counter implementation using off-chip memories with high latency and non-deterministic performance. The hybrid classifier is an classifier which uses multiple packet classification algorithms and has potential to be more memory and memory access efficient. However the selection of an optimal algorithms for parts of the classifier depends on available memories, rule features and rest of the application in general which may result in different hardware architecture. Because of this feature unique to SDN applications the highly flexible generator of packet processing cores is required. In this work we are using SAX-PAC extracted pre-filter, implemented as B-trees, stored in on-chip memory and hash tables stored in off-chip memory and system of caches. In order to make algorithm of the classifier customizable for various application and platforms we are using software like implementation of algorithm and we apply hardware specific optimizations as a set of compiler passes.
Odhalovanie kybernetických Ăştokov s vyuÂľitím techník strojovĂ©ho učenia
Vo svojej dizertačnej práci sa venujem odhalovaniu kubernetickácých Ăştokov s vyuÂľitím techník strojovĂ©ho učenia so zameraním na detekciu DGA (algoritmy pre generovanie domĂ©nových mien). Existuje mnoho modelov na detekciu DGA, ktorĂ© nedosahujĂş prílią vysokých Ăşspeąností na dátových sadách, ktorĂ© zaháňajĂş typy problĂ©mov, na ktorĂ© neboli modely natrĂ©novanĂ©. Modely je moÂľnĂ© neustále vylepąovat, a to napríklad pridávaním nových atribĂştov alebo vylepąením existujĂşcich atribĂştov, ktorĂ© prispievajĂş k ich vyąąej Ăşspeąnosti. Ăšspeąnost modelu je vąak hlavne daná dátovou sadou. Pokial dátová sada obsahuje záznamy, reprezentujĂşce vąetky moÂľnĂ© podoby problĂ©mu, tak je moÂľnĂ© vytvorit klasifikátor s eąte vyąąou Ăşspeąnostou detekcie. Cielom dizertačnej práce je vytvorenie automatizovanĂ©ho systĂ©mu, ktorý postupnými iteráciami bude zlepąovat výslednĂş Ăşspeąnost klasifikátorov na detekciu algoritmicky vygenerovaných domĂ©nových mien a budĂş pouÂľitĂ© charakteristickĂ© vlastnosti pĂ´vodných dátových sád, alebo sa pĂ´vodná dátová sada doplní vhodne zvolenými záznamami.
Automatic Design of Ultrasound Treatment Plans
Worldwide, an estimated of almost 10.0 million cancer deaths occurred in 2020, with many more unfortunately dying from post-treatment complications. A very promising alternative to the standard treatment procedures is a non-invasive high-intensity focused ultrasound. The technique works by sending a focused beam of ultrasound into the tissue causing a coagulative thermal necrosis, typically using a large transducer. However, to design such a plan, one must find a multitude of transducer positions and arcs, while taking into account the properties of the beam and the medium it passes through. In this presentation, i will give a rundown of goals for the future of this Ph.D. research, as well as the current state of implementation, on a long road to Automating the Process of Designing Ultrasound Treatment Plans.
©kálovatelnĂ© neuro-evoluční algoritmy
Ve svĂ© dizertaci se vìnuji technikám automatizovanĂ©ho návrhu architektur konvolučních neuronových sítí (CNN) s vyuÂľitím vícekriteriálních evolučních optimalizačních algoritmů. Zvláątní pozornost pak vìnuji metodám HW-aware NAS, kterĂ© se zamìřují na automatizovaný návrh architektur CNN pro zařízení s omezenými zdroji (příkonem, pamìtí, ...). Ve svĂ© práci zkoumám spojení HW-aware NAS metod a vyuÂľití aproximovaných násobiček v konvolučních vrstvách CNN modelů za Ăşčelem návrhu Ăşsporných CNN. Cílem mĂ© dizertace je dokázat, Âľe vyuÂľitím aproximovaných násobiček v průbìhu HW-aware NAS algoritmu lze nalĂ©zt architektury s lepąím kompromisem mezi klasifikační přesností sítì a spotřebou sítì, v porovnání s ostatními metodami optimalizace CNNs pro nasazení v zařízeních s omezenými zdroji.
PokročilĂ© techniky evoluční optimalizace kvantových operátorů
Tvorba kvantových algoritmů vyÂľaduje pochopení technik a osvojení neintuitivních jevů kvantovĂ© fyziky. Automatizovaný návrh je proto předmìtem zkoumání nejednĂ© společnosti. Jednou z vyuÂľívaných technik jsou i evoluční algoritmy. VyuÂľitím pokročilých technik evolučních algoritmů lze nalĂ©zt celkem přesnĂ© algoritmy i pro netriviální a praktickĂ© Ăşlohy jako např. řeąení logických funkcí tří promìnných.
Evolutionary design of reduced precision levodopa-induced dyskinesia classifiers
Parkinson's disease (PD) belongs among the most common neurological conditions, with PD's symptoms often treated with the dopamine-replacement drug levodopa. The right dosage is essential in order to suppress PD's symptoms and, at the same time to avoid the drug's troublesome side effects, including involuntary and often violent muscle spasms, called dyskinesia. A small low-power solution that could be implemented directly into a home wearable device would enable long-term continuous monitoring of Parkinson's disease patients in their homes and allow clinicians accurate assessment of patients' condition and the advised adjustment of levodopa dosage. The presentation will show my current progress in solving this challenge using Cartesian genetic programming with adaptive size fitness predictors.
Comparison of SpFFT and FFTW3 library
The Fourier transform (FT) is one of the most used algorithm in signal processing across different sectors (eg. digital recording, communication, health care). Some of these applications are time critical and requires to perform the Fourier transformation as fast as possible. This bring us to different approaches in the Fourier transform computation. Widely used approach of computation of deterministic the Fourier transform (DFT) is fast the Fourier transform, which provides efficient way on signal processing. However, in the era of big data and real-time applications is need for approaches that reduce computation time and saves computation resources.
Most of the large signals contains only few frequency coefficients. This fact is used by the Sparse Fourier transform, that performs well on this kind of signals.
In this presentation we will compare two libraries. First one for computation the Fast Fourier transform and second one for computation the Sparse Fourier transform. We will compare these two libraries on different types and sizes of input signals.
Optimization of packet classification by ruleset analysis
Many packet classification algorithms have their performance and effectiveness tied to a ruleset that is used. Using rulesets with different characteristics (more overlaps in rules, more collisions, ...) may increase the memory requirements or decrease the throughput of those approaches. This presentation focuses on analyzing different rulesets and their characteristics in order to identify most conflicting rules and increase effectiveness of packet classification algorithms by splitting the rulesets or offloading those rules to be handled by different approach.
Mitigace DDoS Ăştoků s vyuÂľitím strojovĂ©ho učení
V rámci svĂ© disertace se zabývám akcelerací IDS/IPS systĂ©mů a praktickou aplikací tìchto výsledků v podobì komplexního systĂ©mu pro mitigaci DDoS Ăştoků. Tento systĂ©m integruje právì koncepty zkoumanĂ© a prezentovanĂ© v mých dřívìjąích publikacích. Na tomto semináři UPSY bych rád představil nový koncept mitigace DDoS Ăştoků vyuÂľívající strojovĂ© učení, který vznikal v rámci diplomovĂ© práce Patrika Goldschmidta, kterou jsem v posledním roce vedl. Uvedený přístup ve spolupráci se studentem nadále rozvíjíme a plánujeme dále publikovat.
Evaluation of a set of FPGA reconfiguration controllers
A very important part of a fault-tolerant system is the reconfiguration controller. Thanks to the ability to restore the system after a faults occur, it can significantly extend its life. However, the controller itself is prone to malfunctions, so it is highly desirable that it should be resilient. Increasing resilience alone costs certain resources (e.g. FPGA area). Therefore, I focus on creating a set of controllers that will meet the criteria for area, resilient, etc. For verification, we want to use circuits from the set of benchmarks ITC99.
Portable Test and Stimulus Standard, Vertical Reuse and Automation
Ever-increasing demands on embedded and computer systems increase their design complexity, putting more pressure on their error-free creation. A typical way of ensuring this is through functional verification, which is becoming harder with the increasing complexity of designs. New approaches and methods have to be developed, such as Portable Test and Stimulus Standard providing a higher level of abstraction defining graph-based models of verification intent used to drive stimuli generation. The main focus of the standard is on redundancy reduction through driving of stimuli generation and reusability. The reusability of the model is intended on all the platforms, which we call horizontal reuse (simulation, emulation, FPGA) and all design levels, which we call vertical reuse (IP block, subsystem, full system). Despite its clear definition and benefits it provides, its utilization is still at its beginning, giving room for usability research and automation proposals. The work focuses on reusability across all design levels. The main idea is to build the model for the full system, starting with models for its blocks using the control flow analysis to define interconnection between them. The use of control flow analysis is based on the assumption that control signals have the biggest influence on the functionality of the design. The aim is to reduce the amount of knowledge needed for the successful interconnection of models representing verification intent. The goal is to (semi)automate all necessary steps, increasing efficiency and reducing error-prone of the model creation.
Performance-Cost Optimizaton of Moldable Scientific Workflows
Moldable scientific workflows represent a special class of scientific workflows where the tasks are written as distributed programs being able to exploit various amounts of computer resources. However, current cluster job schedulers require the user to specify the amount of resources per task manually. This often leads to suboptimal execution time and related cost of the whole workflow execution since many users have only limited experience and knowledge of the parallel efficiency and scaling. The presentation is about mechanisms to automatically optimize the execution parameters of moldable workflows using genetic algorithms.
Reducing the Decision Tree Size for HW-accelerated Encrypted Network Traffic Processing
With the ever-increasing amount of encrypted network traffic, new approaches to monitoring are being researched to allow for traffic analysis without directly accessing data. Ideas based on machine learning algorithms allow for easy analysis of a large amount of traffic using only statistical information or observing the flow. To apply the same approaches for high-throughput links (100 Gbps or more) a hardware-accelerated solution is desirable to achieve classification and analysis in real-time. Classifiers based on decision trees are very suitable for hardware implementation and acceleration due to their relatively simple structure. The classifiers, however, require a relatively large amount of nodes to achieve high accuracy which would result in high resource usage or prevent HW acceleration completely. The presentation will explore ideas to reduce the size of the resulting classifier to save required resources while maintaining a high degree of accuracy.
Brain Research - An Engineering & Sciences Approach - Part II
This talk is continuation of first talk on 12th November. The first talk introduced the field of brain research and the significance of preventive brain and mental health. The upcoming talk on 26th November will provide an overview of the various truly inspiring medical and non-medical global projects related to brain research including neurostimulation for Parkinson, neural prosthesis for memory, bionic eye and dream decoding. In addition, the basics of EEG will be introduced and EEG based algorithms will be presented for diagnosis of stress and depression.
Increasing Memory Efficiency of Hash-Based Pattern Matching
Increasing speed of network links continuously pushes up requirements on the performance of network security and monitoring systems, including their typical representative and its core function: an intrusion detection system (IDS) and pattern matching. To allow the operation of IDS applications like Snort and Suricata in networks supporting throughput of 100 Gbps or even more, a recently proposed pre-filtering architecture approximates exact pattern matching using hash-based matching of short strings that represent a given set of patterns. This architecture can scale supported throughput by adjusting the number of parallel hash functions and on-chip memory blocks utilized in the implementation of a hash table. Nevertheless, the original architecture utilizes the available capacity of the hash table inefficiently. We therefore propose three optimization techniques that either reduce the amount of information stored in the hash table or increase its achievable occupancy. Moreover, we also design modifications of the architecture that enable resource-efficient utilization of all three optimization techniques together in synergy. Compared to the original pre-filtering architecture, combined use of the proposed optimizations in the 100 Gbps scenario increases the achievable capacity for short strings by three orders of magnitude. It also reduces the utilization of FPGA logic resources to only a third.
Semantic Mutation Operator for Evolution of Bent Boolean Functions
Boolean functions, possessing various cryptographic properties, are one of the basic cryptographic primitives used in the construction of modern cryptographic ciphers. One valuable class of these functions are the Bent functions, which possess an optimal level of non-linearity, and are often utilized for the creation of S-boxes or other Boolean functions possessing additional cryptographic properties. While analytical solutions for the construction of Bent functions do exist, allowing for the quick creation of functions with potentially unlimited size, they are able to produce only a minuscule subset of all possible Bent functions and are therefore cryptographically insecure. The other main approach, the construction of Bent functions via an evolutionary approach like Genetic Programming, does not suffer the same problem but struggles to create functions of sufficient size due to the high number of evaluations necessary to find a function with the desired properties, as well as the exponentially rising cost of evaluating its Truth Table and Walsh Spectrum. In this talk, we propose a new Semantic Mutation Operator that combines the two approaches, and evaluates the cryptographic properties of each of the function's nodes as if they were their own separate functions, and then mutates the overall function as a whole, significantly decreasing the number of evaluations necessary to find a solution. We show that the operator can be utilized in both Tree-based, Cartesian, and Linear Genetic Programming, and can reduce the required number of evaluations by orders of magnitude.
Brain Research - An Engineering & Sciences Approach
Generally, brain and mental health is regarded as a medical and clinical issue from preventive, diagnostic, prognostic and treatment point of view. However, this is truly a multidisciplinary area and researchers from non-medical disciplines (sciences and engineering) have contributed significantly to neuroscience and psychiatry. Their initial contribution was in the form of various hardware tools like CT, MRI etc. However, over the last two decades, neuro data analytics has become the primary focus of their research. As such, terms like neuroscientist and neural engineering have become common among the researchers. This talk will provide an overview of the various medical and non-medical global projects related to brain and the corresponding challenges that need to be addressed.
BIO: Aamir Saeed Malik has a B.S in Electrical Engineering from University of Engineering & Technology Lahore (Pakistan), M.S in Information and Communication and Ph.D in Mechatronics from Gwangju Institute of Science & Technology (South Korea). He has more than 12 years of research experience and has worked for IBM, Hamdard University (Pakistan), Yeungnam University (South Korea), Universiti Teknologi PETRONAS (Malaysia) and Frack Tech (Australia) during his career. He is a fellow IET and a senior member IEEE. His research interests include neuro-signal & neuroimage processing. He has published 5 books and have more than 5000 citations to his published articles.
Combining acoustic simulation and filtered back-projection
Running photoacoustic image reconstruction based on acoustic wave simulation on GPU is limited by the available memory. Currently, the simulated domain has to contain both the region of interest and the acoustic sensor. My current goal is to find a way to map the recorded signal closer to the region of interest and to reduce the size of the total simulated domain. I am currently experimenting with filtered back-projection as the mapping function and will present the current state of the experiments.
Preventing Deadlock in Non-uniform-timestep Distributed Pseudospectral Method
Non-uniform-timestep Distributed Pseudospectral Method allows different timestep sizes in different sub-domains of simulation. This requires special care when marching overlap regions forward in time. Overlap regions have to be evaluated at timesteps to match temporal discretization of the destination sub-domain. This process involves the extrapolation of such values using a modified integration scheme. To minimize introduced error, extrapolation should take place as close to the original discretization as possible. Under certain circumstances, this leads to a deadlock. In this presentation, I will present conditions that allow the deadlock to occur, a detailed schematic of such case, and a simple solution that resolves the issue.
Choose your 16s rRNA primer wisely
The biggest drawback of 16S rRNA gene sequencing is that the reads originate from a single short region and the resulting reads lack sufficient specificity for reliable species-level identification. Whole metagenomic sequencing (WMGS) is seen as a solution to this problem that should provide the highest degree of specificity. We argue that WMGS for metataxonomics can be inefficient since most parts of a typical microbial genome are non-specific and provide no value for species identification. Consequently, the sequencing budget is spent on useless parts of genomes and the process's sensitivity is significantly reduced. This is a problem, especially in the low-abundant samples contaminated by eukaryotic DNA. Unlike WMGS, where, in theory, all organisms could be classified down to the species level, in 16S rRNA the set of identifiable species depends on a chosen primer combination. Main focus of my current work is to explore properties of different primer combinations and create application for smart primer pair choice.
Odhalování kybernetických Ăştoků s vyuÂľitím technik strojovĂ©ho učení
V poslednej dobe sa strojovĂ© učenie uplatňuje v čím dialej vačąej miere. Jednou z oblastí pouÂľitia strojovĂ©ho učenia je detekcia malwaru v sieti. Vačąina malwaru komunikuje so serverom za Ăşčelom získania inątrukcii, ktorĂ© má výkonat, prípadne kvĂ´li zberu odchytených dát. Pri tvorbe moderných malwarov sa pre staÂľenie identifikácie riadiaceho servera pouÂľívajĂş algoritmy pre generovanie domĂ©n (Domain generation algorithm - DGA). DGA algoritmy generujĂş velkĂ© mnoÂľstvo domĂ©n, na ktorých mĂ´Âľe byt server dostupný. Pokial je model vytvorený na základe vhodne zvolených atribĂştov na kvalitnej dátovej sade, je moÂľnĂ© detekovat malwar vyuÂľívajĂşci DGA algoritmy pre komunikáciu v sieti. Cielom práce je hladanie dátových sád, ktorĂ© klasifikátor nevie správne identifikovat ako nevalidnĂ©.
Akcelerace softwarovĂ©ho switche pomocí prefiltrů pro SW i HW
Virtuální switche pouÂľívanĂ© tĂ©mìř v kaÂľdĂ©m uzlu datacentra jsou zároveň vyuÂľívány pro monitoring a daląí aplikace. Oproti zamýąlenĂ©mu pouÂľití to znamená nárůst počtu filtrovacích pravidel na miliony (1000%/rok) při zvyąování propustnosti na 40G+ (50%/rok) propustnosti a rychlosti aktualizace. Implementace s vysokou propustnosti neumoÂľňují rychlou aktualizace pravidel a obrácenì. Virtuální switch potřebuje obojí a současnĂ© sota ignoruje zejmĂ©na poÂľadavky na ąkálovatelnost a rychlost aktualizace. Po zmapování charakteristiky tìchto aplikací pomocí knihovny likwid jsem vyvinul algoritmus zaloÂľený na prefiltru s vrstveným stromech a hashovacích tabulkách. Toto řeąení se vyznačuje vysokou propustností, ąkálovatelností, efektivitou přístupu k pamìti a nízkým časem aktualizace, který je amortizován pomocí dynamickĂ©ho programování. Můj cíl je i vyrobit akcelerátor. Vzhledem k nutnosti pouÂľít externí pamìti, implementace vede na superskalární obvody. To mì vedlo k vývoji knihovny kompilátoru podobnĂ©ho LLVM MLIR s nativní podporou paketových operací a automatizovanými transformacemi vytvářející obvody tohoto typu.
Evoluční optimalizace komplexních kombinačních obvodů
Ve svĂ© dizertaci se zabývám evoluční optimalizací komplexních kombinačních obvodů. VyuÂľívám tzv. divide-and-conquer strategii, kdy z obvodu vyberu jeho libovolnou část, tu zoptimalizuji pomocí CGP a návratím ji zpìt do původního obvodu. Tímto způsobem se mi Ăşspìąnì daří obvody zmenąovat, co se týká počtu jejich hradel, ovąem zpoÂľdìní takto optimalizovaných obvodů mnohdy značnì narůstá. Proto se v poslední části dizertace zamìřuji právì na to, jak co nejlĂ©pe zmenąit počet hradel v obvodì a udrÂľet či dokonce zmenąit jeho zpoÂľdìní.
Evoluční hledání CNN sítì pro řeąení rovnice ąíření akustických vln
V posledních letech zaÂľívá machine learning renezanci, z nemalĂ© části díky schopnosti konvolučních sítí získávat informace z obrazových dat. Takto navrÂľenĂ© sítì lze pouÂľít i pro diskretizaci prostoru při výpočtu parciálních diferenciálních rovnic. Toho jsem se pokusil vyuÂľít ve svĂ© disertaci, kde potřebuji při evolučním návrhu HIFU operačních plánů řeąit hyperbolickĂ© diferenciální rovnici popisující ąíření zvukových vln v lidskĂ© tkáni. Evoluční NAS takovĂ©to sítì a její zakomponování do stávajícího řeąení se ukázalo jako velice naučný proces.
Evoluční NAS (Neural Architecture Search) s podporou aproximovaných násobiček
TĂ©matem mĂ© disertační práce je neuroevoluce, tedy spojení evolučních výpočetních technik a umìlých neuronových sítí. Ve svĂ© práci se zejmĂ©na zabývám technikami automatizovanĂ©ho návrhu architektur konvolučních neuronových sítí (CNN) s vyuÂľitím vícekriteriálních evolučních optimalizačních algoritmů. Mým posledním počinem bylo vylepąení implementace NAS metody, vyuÂľívající CGP kĂłdování a NSGA-II optimalizační algoritmus, která rovnì¾ umoÂľňuje vyuÂľití aproximovaných násobiček v konvolučních vrstvách CNN modelu. Díky tomuto přístupu je pak moÂľnĂ© zamìřit se na hledání architektur CNN, kterĂ© nemusejí být tak přesnĂ©, nicmĂ©nì sniÂľují spotřebu sítì tak, Âľe je moÂľnĂ© ji vyuÂľít v zařízeních s omezeným výkonem/spotřebou.
VyuÂľití optamilazičních algoritmů v kvantovĂ©m počítání
S příchodem funkčních kvantových počítačů nastavá v posledních letech boom v oblasti kvantovĂ©ho počítání. Tento termín, od kterĂ©ho si mnozí slibují zázraky má vąak vyuÂľití jen v nìktrých oblastech. Jak se ukazuje, jednou z tìchto oblastí jsou i optimalizační Ăşlohy. Aplikace principů neuronových sítí do kvantových variačních obvodů přináąí velký potenciál ve formì kvantových neuronových sítí. Jde to ale i obrácenì. Převzetí myąlenek z kvantovĂ©ho počítání a jejich vyuÂľití v evolučních algoritmech přináąí takĂ© novĂ© a vylepąenĂ© metody. Vrcholem obou smìrů můÂľe být vyuÂľití kvantovì-inspirovaných evolučních algoritmů pro návrh a učení kvantových neuronových sítí.
- Ondřej Oląák, Lukáą ©iąmią, Radek Tesař, Martin Hurta
Informace o projektech, publikování, činnostech na UPSY.
SĂ©mantická mutace pro návrh kryptograficky silných booleovských funkcí
BooleovskĂ© funkce jsou jedním ze základních kryptografických primitiv pouÂľívaných při sestavování soudobých ąifrovacích algoritmů. Bezpečnost takovĂ©hoto algoritmu je omezena vlastnostmi funkcí z nichÂľ je sestaven, a existuje tedy potřeba vytvářet a hledat stále novĂ©, lepąí a silnìjąí funkce. Jednou z nejĂşspìąnìjąích metod jejich návrhu je genetickĂ© programování, kterĂ© na rozdíl od tradičních algebraických postupů umoÂľňuje sestavovat funkce s libovolnou vnitřní strukturou. GenetickĂ© programování nicmĂ©nì není bez svých vlastních slabin. S rostoucím počtem vstupů sestavovanĂ© funkce roste takĂ© dĂ©lka potřebnĂ©ho chromozomu, a mnoÂľství destruktivních mutací kterĂ© v nìm mohou nastat. Jedním ze způsobů jak tìmto neduhům zabránit je pouÂľití operátoru sĂ©mantickĂ© mutace, který na základì kryptografických vlastností jednotlivých částí navrhovanĂ© funkce dokáÂľe mutacím v dobře fungujících částech chromozomu zabránit, a redukovat tím tak celkovou výpočetní náročnost řeąenĂ©ho problĂ©mu.
Efektivní architektura pro akceleraci rozhodovacích stromu
Analýza sítovĂ©ho provozu je časovì náročná operace, kterou současnĂ© CPU nejsou schopny zvládnout na propustnostech v řádu stovek Gbps. SystĂ©my pro zabezpečení sítí tedy vyuÂľívají HW akcelerace k dosaÂľení potřebnĂ© rychlosti zpracování. Por zpracování ąifrovanĂ©ho provozu je vąak nutnĂ© vyuÂľít novĂ© přístupy. Bezpečnostní nástroje začínají vyuÂľívat algoritmy strojovĂ©ho učení zaloÂľenĂ© na rozhodovacích stromech, např. Random Forest nebo AdaBoost, jeÂľ poskytují velmi dobrĂ© výsledky. Tyto algoritmy lze velmi dobře implementovat v HW avąak za cenu velkĂ©ho mnoÂľství zdrojů. V prezentaci budou představeny přístupy, jeÂľ umoÂľňují potřebnĂ© zdroje sníÂľit se zachováním přesnosti původního klasifikátoru. UvedenĂ© přístupy byly prezentovány na konferenci DDECS.
Efektívne mapovanie entít jazyka P4 do FPGA
V svojej prezentácii predstavím jednotlivĂ© problĂ©my a optimalizácie, ktorĂ© je moÂľnĂ© vyuÂľit na zefektívnenie vyuÂľitia zdrojov na FPGA rĂ´znymi P4 programami. Jedná sa o dĂ´leÂľitý krok optimalizácie, ktorý umoÂľňuje správne fungovanie aj zloÂľitejąích a rozsiahlejąích P4 programov na obmedzených zdrojoch FPGA čipu.
Optimalizace architektury HashPM a integrace do systému Pigasus
Se zvyąující se rychlostí sítových linek je nutnĂ© navyąovat takĂ© propustnost bezpečnostních systĂ©mů jako jsou IDS. Tyto systĂ©my v sítovĂ©m provozu provádí vyhledávání velkĂ© sady vzorů specifikovaných regulárními výrazy, coÂľ má negativní vliv na jejich propustnost. Rychlou prefiltrací sítovĂ©ho provozu hledáním krátkých řetìzců je vąak moÂľnĂ© výraznì sníÂľit zátì¾ na IDS sytĂ©m a dosáhnout tak vyąąí celkovĂ© propustnosti. Za tímto Ăşčelem byla navrÂľena architektura zaloÂľená na hash funkcích. Pro dosaÂľení propustnosti v řádu stovek Gb/s vąak architektura vyuÂľívá značnĂ© mnoÂľství hardwarových zdrojů. Pro výraznĂ© sníÂľení nároků na mnoÂľství zdrojů byly navrÂľeny optimalizace, kterĂ© nesniÂľují míru prefiltrace. Nyní jsou zkoumány moÂľnosti aproximačních optimalizací, kterĂ© za cenu mírnĂ©ho sníÂľení míry prefiltrace dosahují značnĂ© Ăşspory zdrojů. Pro reálnĂ© nasazení takto optimalizovanĂ© jednotky byla prozkoumána moÂľnost integrace do systĂ©mu Pigasus, kde dosahuje oproti původnímu řeąení výraznì vyąąí míry prefiltrace.
Optimalizace spuątìní závislých Ăşloh pomocí genetickĂ©ho algoritmu
Prezentace se bude zabývat vyuÂľitím genetických algoritmů v optimalizaci spuątìní sestav Ăşloh na výpočetních clusterech. Tyto sestavy Ăşloh jsou typickĂ© tím, Âľe obsahují vzájemnĂ© závislosti a kaÂľdá Ăşloha můÂľe být spuątìny na různĂ©m počtu jader/uzlů. To samozřejmì ovlivňuje dobu strávenou ve frontách, kdy Ăşlohy čekají na přidìlení výpočetních zdrojů, celkový výpočetní čas a cenu výpočtu. V praxi to vypadá tak, Âľe uÂľivatel musí u sestavy Ăşloh správnì zadefinovat závislosti a pro kaÂľdou Ăşlohy zvláąt zvolit počet výpočetních uzlů a dobu bìhu. Je tedy nutnĂ© mít určitĂ© zkuąenosti a znalosti o spouątìných Ăşlohách a pouÂľitĂ©m clusteru. Velice často ovąem dochází k nevhodnĂ©mu výbìru počtu výpočetních uzlů a nadhodnocení výpočetního času, coÂľ vede k tomu, Âľe plánovač clusteru nemusí vhodnì pracovat s alokacemi zdrojů, Ăşlohy zbytečnì dlouho čekají ve frontách a zvyąuje se výsledná cena a výpočetní čas výpočtu. Prezentovaný přístup se snaÂľí reagovat na tento problĂ©m uchováváním výkonnostních dat pro vybranĂ© Ăşlohy a jejich zpracováním pomocí genetických algoritmů. Výsledkem je vhodný výbìr spouątìcích parametrů (dĂ©lka bìhu, počet uzlů) pro jednotlivĂ© Ăşlohy, kterĂ© vede k optimalizaci výslednĂ©ho času nebo ceny výpočtu. NavrÂľenĂ© fitness funkce optimalizují spuątìní Ăşloh jak na zdrojích se sdílenými zdroji tak i s dedikovanými. Po nasbírání výkonnostních dat je přístup obecnì aplikovatelný.
Konvergencia PSIIM v 2D
KonvergenčnĂ© testy vyvíjanej korekčnej metĂłdy sĂş pomerne netriviálne. PokĂşsim sa to demonątrovat na (uÂľ známom) problĂ©me so ąírením mechanickĂ©ho vlnenia v prostredí s kruhovým rozhraním. VychádzajĂşc z predchádzajĂşcich experimentov ukáÂľem, čo na nich nebolo ideálne, a kam som sa aÂľ dostal.
DDoS Protector: Akcelerovaná mitigace DDoS Ăştoků
V prezentaci v krátkosti představím hlavní parametry a vlastnosti systĂ©mu vytvářenĂ©ho pro vysokorychlostní filtraci neÂľádoucího sítovĂ©ho provozu, předevąím pro potlačení DDoS Ăştoků. SystĂ©m je vyvíjen pod hlavičkou sdruÂľení CESNET v rámci projektu bezpečnostního výzkumu MVčR, na jehoÂľ řeąení se aktivnì podílím. Do jistĂ© míry se jedná o praktickĂ© a reálnĂ© uplatnìní přístupů ke zpracování sítovĂ©ho provozu, kterými se zabývám v rámci řeąení svĂ© disertační práce.
Vyhodnocení odolnosti proti poruchám systĂ©mu na FPGA s řadičem rekonfigurace
Odolnost proti poruchám je zásadní obzvláątì u systĂ©mu, ke kterým není přímý přístup pro jejich opravu nebo by jejich selhání vedlo k neĂşmìrným ztrátám. Typickým příkladem jsou vesmírnĂ© aplikace. Navíc jsou FPGA, na která se zamìřujeme, náchylná na projevy radiace, která způsobuje zvýąenĂ© riziko poruch. Proto je nutnĂ© i přes jejich výskyt zajistit bìh systĂ©mu dle specifikace. V prezentaci se zamìřím na výsledky z experimentů s rekonfigurací chybných částí systĂ©mu na FPGA v různì kritických prostředích a takĂ© porovnání s předchozími přístupy bez rekonfigurace. Dále představím ovìření simulací získanĂ©ho odhadu odolnosti systĂ©mu v TMR s rekonfigurací poąkozených modulů. Nakonec se zamìřím na plány se zvyąováním odolnosti samotnĂ©ho řadiče.
A Non-Uniform Timestep Step approach to leapfrog integration scheme
In the numerical solution of PDE, it is often the case that underlying medium properties are strongly heterogeneous. Therefore a non-uniform time step integration scheme can significantly decrease overall simulation time while having minimal impact on performance. To allow for different time steps in distributed simulations, subdomain interface values have to be evaluated at a specific time given by the neighbor time step size. A few possible approaches will be discussed. Then for a selected one, we will present a derivation of local truncation error whit some numerical examples proving feasibility using the k-Wave toolbox.
Limity určovania taxonĂłmie v metagenomike na báze 16s rRNA a moÂľnosti ich prekonania
Vdiaka pokročilým technolĂłgiam sekvenácie DNA a metagenomickým metĂłdam, ktorĂ© sa vyvíjali behom posledných 30 rokov, sme schopní v biologických vzorkách odhalit baktĂ©rie nekultivovatelnĂ© v laboratĂłrnych podmienkach. Typickým postupom pre určovanie bakteriálnej kompozície vzoriek je amplifikácia a sekvenácia regiĂłnov gĂ©nu 16S rRNA nasledovaná klasifikáciou v počítači. Aj napriek tomu, Âľe sekvenácia gĂ©nu 16S rRNA je stále velmi roząíreným prístupom, presná identifikácia baktĂ©rií na základe sekvencií 16S rRNA má svoje problĂ©my a často je v praxi nahradzovaný technolĂłgiou WMGS. Vo svojej prezentácii poukáÂľem na to, Âľe technolĂłgia WMGS má svoje vlastnĂ© Ăşskalia a nemusí priniest lepąie výsledky neÂľ 16s rRNA. Dalej sa zameriam na zlepąenie prístupov zaloÂľených na 16s rRNA a predstavím spĂ´sob, ktorým sa snaÂľím toto zlepąenie dosiahnut v rámci svojej dizertačnej práce.
Another Phatoacustic Imaging Presentation
In the last six months, I have been focused on two goals and they will be the main points of the presentation. First, I will describe our "real-time" photoacoustic reconstruction system for breast screening. The system is currently deployed in the hospital and performs above our expectations. The second goal was to find a way to reduce the memory footprint of k-Wave for photoacoustic reconstruction on fine reconstruction grids. I will describe a problem of memory consumption for source signals and how it was eliminated. We are now able to compute reconstruction on finer grids than before using the same computational resources. Finally, I will present plans to further improve the reconstruction by reducing the volume covered by the computational grid.
Evoluční optimalizace kombinačních obvodů
Ve svĂ© dizertaci se zabývám evoluční optimalizací komplexních kombinačních obvodů. VyuÂľívám tzv. divide-and-conquer strategii, kdy z obvodu vyberu jeho libovolnou část, tu zoptimalizuji pomocí CGP a návrátím ji zpìt do původního obvodu. Právì výbìr podobvodů ale značnì ovlivňuje Ăşčinnost optimalizace - kdyÂľ se nepovede vybrat vhodný "kousek" obvodu, je moc malý/velký, nelze ho nijak vylepąit atp. V mojí prezentaci bych chtìla srovnat výsledky mých předchozích optimalizačních experimentů zaloÂľených na výbìru podobvodů např pomocí algoritmů implementovaných v předchozí práci a výsledky z experimentů s výbìrem zaloÂľeným na vyhledávání rekonvergentních cest, kterĂ© se mi po strastiplnĂ©m boji konečnì podařilo rozbìhnout.
NovĂ© metody optimalizace interpretace scĂ©nářů portovatelných stimulů
Funkční verifikace se stala nezbytnou součástí návrhu designu. Neustále zvyąujicí se komplexnost designů má za následek neustále se zvyąující nároky na odhalení chyb pomocí funkční verifikace. To vytváří velký tlak na výzkum efektivity verifikace, která je stále pomìrnì nízká. Tomuto problĂ©mu se v průbìhu let dostalo velkĂ© pozornosti a vzniklo mnoho přístupů, kterĂ© efektivitu verifikace zvyąují. Jeden z nových přístupů přináąí Portable Test and Stimulus Standard, který se zamìřuje na znovupouÂľitelnost verifikačních stimulů. Standard přináąí novĂ© moÂľnosti pro funkční verifikaci, ale zároveň takĂ© novĂ© výzvy spojenĂ© s jeho pouÂľitím. Navíc klade poÂľadavky na verifikační inÂľenýry a jejich znalosti o novĂ©m standardu, kterĂ© jsou nezbytnĂ© pro jeho správnĂ© pouÂľití. Cílem dizertační práce bude uÂľivatelsky zpříjemnit pouÂľití standardu a to zejmĂ©na automatizací procesu vertikálního znovupouÂľití modelů z blokovĂ© Ăşrovnì na Ăşrovni systĂ©movĂ©. Toto zahrnuje vhodnĂ© spojení blokových modelů a výbìr vhodnĂ© techniky pro extrakci informace z designu za Ăşčelem automatickĂ©ho doplnìní systĂ©movĂ© funkcionality do systĂ©movĂ©ho modelu. V rámci pojednání k dizertační práci bylo jiÂľ provedeno nìkolik analýz a implementačních experimentů, kterĂ© ukazují potenciál zvolenĂ© metody.
Stavová paketová klasifikace pro architektury s heterogenní pamìtí
Nedostatek pamìti na čipu, limitovaný počet přístupů do externí pamìti a datovĂ© závislosti patří mezi tradiční problĂ©my stavovĂ© paketovĂ© klasifikace. Tento problĂ©m posledních 10 let eskaluje v SDN sítích, kde konfigurace bì¾nì kombinují miliony 64B+ pravidel s velkou sloÂľitostí vyhledávání. Pro hardwarovou akceleraci tĂ©to Ăşlohy je potřeba pouÂľít externí pamìti a přepracování celĂ©ho konceptu klasifikace. PouÂľitím relaxovanĂ©ho pamìtovĂ©ho modelu a spekulativního vyhodnocování je moÂľno dosáhnout výraznĂ©ho zvýąení výkonu pro aplikace s read-modify-write charakteristikou jako je i tato. Pro případy pouÂľití SDN na 100G vąak takováto naivní implementace zabírá neĂşnosnĂ© mnoÂľství zdrojů FPGA a pro vyřeąení dílčích problĂ©mu je potřeba optimalizovat celu Ăşlohu na globální Ăşrovni. Tato prezentace bude obsahovat optimalizace takovĂ©to architektury za Ăşčelem zvýąení výkonu, sníÂľení zdrojů a podporu daląích SDN specifických poÂľadavků.
Rychlejąí metoda evoluce logických obvodů za pouÂľití sĂ©mantiky v CGP
V dneąní dobì jsou obvody značnì komplexní a jejich návrh je proto sloÂľitý. PouÂľitím evolučních algoritmů můÂľe programátor Ăşlohu návrhu obvodů automatizovat, ale potřebný výpočetní čas neumoÂľní generovat přílią velkĂ© obvody. Z tohoto důvodu je uÂľitečnĂ© vytvářet novĂ© evoluční metody, kterĂ© mají lepąí ąkálovatelnost. Jednou takovou metodou je sĂ©manticky orientovaný mutační operátor (SOMO) v kartĂ©zskĂ©m genetickĂ©m programování (CGP), na který se tato prezentace zamìřuje. Metoda umoÂľňuje například evoluci nových násobiček 5Ă—5b za dobu nìkolika vteřin. Tohoto zrychlení oproti standardnímu mutačnímu operátoru CGP je dosaÂľeno převodem evaluace kandidátních řeąení do podoby porovnání optimálního vstupu mutovanĂ©ho uzlu s předcházejícími výstupy. V prezentaci bude fungování metody vysvìtleno a budou nastínìny daląí moÂľnosti jak tuto metodu dále optimalizovat.
Odhalování kybernetických Ăştoků s vyuÂľitím technik strojovĂ©ho učení
V poslednej dobe sa strojovĂ© učenie uplatňuje v čím dalej väčąej miere. Jednou z oblastí pouÂľitia strojovĂ©ho učenia je detekcia malwaru v sieti. Väčąina malwaru komunikuje so serverom za Ăşčelom získania inątrukcii, ktorĂ© má výkonat, prípadne kvĂ´li zberu odchytených dát. Pri tvorbe moderných malwarov sa pre staÂľenie identifikácie riadiaceho servera pouÂľívajĂş algoritmy pre generovanie domĂ©n (Domain generation algorithm - DGA). DGA algoritmy generujĂş velkĂ© mnoÂľstvo domĂ©n, na ktorých mĂ´Âľe byt server dostupný. Pokial je model vytvorený na základe vhodne zvolených atribĂştov na kvalitnej dátovej sade, je moÂľnĂ© detekovat malwar vyuÂľívajĂşci DGA algoritmy pre komunikáciu v sieti. Cielom práce je hladanie dátových sád, ktorĂ© klasifikátor nevie správne identifikovat ako nevalidnĂ©.
Digital two-parametric spectrometric system for characterization of mixed neutron-gamma field in experimental devices
In this talk, we describe a new, digital spectrometric system and results obtained from measurements of neutron and gamma mixed fields in experimental reactors (LR-0, LVR-15, VR-1), cyclotrons and neutron generators. An apparatus based on the analog processing of output signals from the scintillation stilbene detector was used so far in measurements of these fields. However, this analog apparatus has several disadvantages. In addition to the large volume and weight of the instrument which complicates its manipulation, there is a problem of a maximum number of detected particles per second. This analog system works with the order of magnitude of 10^3 processed impulses per second. This limitation prolongs experiment duration to as long as tens of hours. Furthermore, in measurements with high gamma radiation background, like in close proximity to activated fuel, such limitation makes an experiment almost impossible. The spectrometric system with digital processing of detector output impulses allows measurements with impulse rate of at least one order of magnitude higher and thus eliminates to a great extent previously mentioned limitations. Very fast digitizers with appropriate bit resolution are a necessary condition in this case. Digitizers in the spectrometric system have bit resolution of 10 bits with sampling frequency from 1 GS/s to 8 GS/s and a resolution of 12 bits with frequency from 400 MB/s to 1 GS/s. Digitalized data are then processed using FPGA. Measured data can be processed online thanks to very fast two parameter evaluation algorithms, or these data can be later processed offline. For this situation, we use mostly algorithms based on charge comparison methods. We can thus obtain a comparison of results between older and verified analogue two parameter spectrometric system and newer digital approach. For a comparison of a quality of neutron and gamma ray impulse separation, we used FoQ (Function of Quality) algorithm. This algorithm quantifies a quality of separation of neutron and gamma part with respect to impulse amplitude. MCNP calculations were included to verify the correctness of measurement results. These results show that digital spectrometric system fully replaces the former analogue system and surpasses it especially in required experiment duration.
BIO
Zdenìk Matìj je odborným asistentem na Fakultì informatiky Masarykovy univerzity v laboratoři embedded systems v Brnì, kde je od roku 2008. Vyučuje a vede studenty a výzkumnĂ© projekty včetnì projektů o detekci ionizujícího záření. Vyučuje předevąím předmìty v oblasti návrhu a fungování digitálních technologií. Jeho výukovĂ© aktivity jsou zamìřeny na výuku studentů v oblasti programování jednočipových mikropočítačů a programovatelných hradlových polí (FPGA). Vede tým studentů a zapojuje je do výzkumu a vývoje rychlých neutronových spektrometrů pro smíąenĂ© pole neutronů a gama záření. Velkým kladem je dlouhodobá součinnost se soukromou sfĂ©rou a moÂľnost předat nabranĂ© zkuąenosti studentům. Zároveň s výukou na MU totiÂľ tráví Zdenìk jiÂľ osm let jako vývojář a výzkumný pracovník v soukromých společnostech v oblasti elektronických zařízení a zařízení pro jedernĂ© provozy. Jeho primárním zájmem je vývoj algoritmů spektrometrickĂ©ho mìřícího zařízení a rychlĂ© zpracování dat. Nìkolik praktických výsledků jeho vývoje v oblasti detektorů jadernĂ©ho záření je pouÂľito v jaderných elektrárnách Dukovany a Temelín. Zdenìk spolupracuje jiÂľ řadu let při výzkumných aktivitách s organizacemi CVř řeÂľ a Akademie vìd. Společnì s tìmito institucemi společnì s Univerzitou obrany a VUT Brno vyvíjí digitální spektrometrickĂ© systĂ©my pro smìsná pole záření gama a neutronů. Podílel se na nìkolika průmyslových vzorech a patentu v oblasti radiační ochrany a spektrometrických systĂ©mů. Díky ĂşzkĂ© spolupráci předevąím s CVř řeÂľ vzniklo mnoho kvalitních výsledků publikovaných v impaktovaných časopisech. Spolupracuje na experimentech u jaderných reaktorů LR-0, LVR-15 a VR-1. Díky společným výsledkům se podařilo charakterizovat mnohá neutronová pole I v zahraničí (např. FRMII). Ăšspìch ve vývoji digitálního spektrometrickĂ©ho systĂ©mu (NGA-01), na kterĂ©m se Zdenìk podílí, podtrhuje fakt, Âľa pomohl k upřesnìní knihoven jaderných dat IRDFF-II. Jeho současným výzkumným projektem je přenos scintilačního záření na dlouhĂ© vzdálenosti pomocí optických vláken, coÂľ umoÂľní mìření neutronovĂ© spektrální husoty toku i u zařízení, kde se nachází velká elektrická a magnetická pole. Předevìím jde o velkĂ© urychlovače částic a nebo například mikrotron.Evoluční návrh kvantových operátorů.
V posledních letech nastává celosvìtový boom v oblasti kvantovĂ©ho počítání. KaÂľdý mìsíc vycházejí novĂ© články a objevy, kterĂ© neustále posunují tento koncept smìrem kupředu. Od sálových počítačů k mikročipům, z laboratoří do officů, od univerzitních výzkumů ke komerčnímu pouÂľití. Je tedy otázkou času neÂľ se s kvantovĂ© programování stane jednou z vyhledávaných dovedností. ProtoÂľe tvorba kvantových algoritmů vyÂľaduje osvojení neintuitivních konceptů kvantovĂ© mechaniky, jejich automatizovaný návrh můÂľe uąetřit čas i Ăşskalí s tím spojenĂ©.
NovĂ© superpočítače v IT4I a LUMI
V nìkolika minutách bych rád představil novĂ© superpočítače v rámci IT4Innovations a konsorcia LUMI.
HPC akcelerace CMAES HIFU plánování.
Ve svĂ© disertaci se vìnuji evolučnímu návrhu ultrazvukových operačních plánů. Na tomto semináři představím novì implementovanou HPC akceleraci CMAES HIFU plánování. Implementovány byly dva distribuovanĂ© modely - ostrovní evoluce a model farmáře. Tato vylepąení umoÂľňují evoluci optimálního plánu za průmìrnì čtyřikrát kratąí dobu oproti bì¾nĂ©mu modelu jednouzlovĂ©ho výpočtu.
Comparison of various parallelism paradigms in the context of CNN training using TensorFlow
This paper explores and discusses various parallelization approaches regarding the training of the Convolutional Neural Networks (CNN). Training of CNNs is a very computationally demanding process and in order to speed up this process many parallelization methods can be used. This paper is mainly focused on synchronous and asynchronous data parallelism and model parallelism. The performance of implemented parallelization methods are then put to the test in the form of experiments, that consist of training several different CNN models. Based on the experiments the final performances are estimated.
SystĂ©my odolnĂ© proti poruchám: Případová studie pro elektronický zámek
Odolnost proti poruchám (OPP) nemusí být součástí jen rozsáhlých systĂ©mů, druÂľic a medicínských přístrojů. Poslední dobou řídí elektronika naąe Âľivoty více, neÂľ kdy předtím. Proto můÂľe být zajímavĂ© zkoumat vyuÂľití OPP takĂ© ve "spotřební" elektronice. V prezentaci budou představeny testy OPP na tzv. elektronickĂ©m zámku. I ten svým způsobem vykonává kritickou funkcionalitu. V prezentaci budou představeny dva aktuální výsledky: 1) vlivy zakomponování SW implementovanĂ© OPP do jednoduąąího systĂ©mu vyuÂľívajícího mikrokontrolĂ©r; a 2) bude představeno vyhodnocení volby architektury CPU na pokročilejąím systĂ©mu zámku, který vyuÂľívá vestavìný OS Linux.
Local Fourier Basis for Pseudo-spectral Methods: Beyond Performance
The presentation will discuss impact of a local Fourier basis approach to the simulation of ultrasound beyond enabling high performance simulations on HPC systems. Basic numerical properties of the k-space model utilized by k-Wave toolkit will be compared to other approaches (FD, DGM and FEM). The benefit of LFB approach will be illustrated by few examples of novel domain decomposition and model coupling methods.
Stav práce, projekt PAMMOTH a PORD
V prezentácii v krátkosti zhrniem stav a plán dizertácie. Následne predstavím moju prácu na projekte PAMMOTH, ktorĂ©mu som sa v poslednom čase venoval.
Já a moje disertace v dobì covidí
Ve svĂ© disertaci se zamìřuji na spouątìní biomedicínských řetìzců Ăşloh na clusterech s cílem minimalizovat jejich celkový výpočetní čas nebo cenu. Myąlenka výbìru spouątìcích parametrů (počet výpočetních uzlů, výpočetní fronta, výpočetní čas) je zaloÂľena na zpracování namìřených ąkálovacích dat jednotlivých Ăşloh. Na tomto semináři představím mnou implementovaný nástroj k-Dispatch pro správu Ăşlohu, jeho vyuÂľití v praxi a zamìřím se na to, čím jsem se zabývala posledního půl roku. Na závìr představím svůj plán, který by mìl vĂ©st snad ke zdárnĂ©mu odevzdání disertační práce.
Metody strojovĂ©ho učení v analýze ąifrovanĂ©ho sítovĂ©ho provozu a moÂľnosti jejich akcelerace
Nárůst podílu ąifrovanĂ©ho sítovĂ©ho provozu komplikuje moÂľnosti analyzovat jeho obsah pro bezpečnostní Ăşčely. Z tohoto důvodu se v tomto ohledu vyuÂľívá statistických vlastností provozu namísto přímĂ© analýzy jeho obsahu. Pro zpracování a následnĂ© vyhodnocení stat. dat jsou pak vyuÂľívány algoritmy strojovĂ©ho učení. Ty umoÂľňují jednak pracovat s velkým objemem dat a zároveň lepe rozliąit typy provozu. Tyto přístupy jsou vąak nasazování převáÂľnì v off-line reÂľimu, tedy na jiÂľ zachycených a uloÂľených datech. Pro on-line analýzu je nutnĂ© jednak zpracovat příchozí provoz tak, abychom extrahovali vąechny potřebnĂ© statistickĂ© ukazatele a zároveň byly schopní klasifikovat provoz na rychlosti linky. Toto zpracování je moÂľnĂ© provĂ©st v softwaru. HardwarovĂ© řeąení vąak umoÂľní integraci tìchto metod do sobìstačnĂ©ho celku a zároveň uvolní CPU zdroje pro jinou činnost. V prezentaci bude ukázána HW architektura pro extrakci stat. dat s níÂľ v současnosti pracuji. Následnì bude prezentace zamìřena na samotnĂ© metody klasifikace a bude předveden návrh HW akcelerátoru vyuÂľívající algoritmu RandomForest pro analýzu stat. dat v on-line reÂľimu. V konci prezentace pak bude nastínìn plán daląího vývoje.
Zvýąení propustnosti IDS systĂ©mů pomocí prefiltru zaloÂľenĂ©ho na hash funkcích
Se zvyąující se rychlostí sítových linek je nutnĂ© navyąovat takĂ© propustnost bezpečnostních systĂ©mů. Klíčovými prvky pro zajiątìní ochrany sítovĂ© infrastruktury jsou systĂ©my IDS. Tyto systĂ©my vąak v sítovĂ©m provozu provádí vyhledávání velkĂ© sady vzorů specifikovaných regulárními výrazy, coÂľ má negativní vliv na jejich propustnost. Pro dosaÂľení propustnosti 100 Gb/s je nutnĂ© v současnĂ© dobì proto tyto systĂ©my provozovat na nìkolika paralelních strojích. Rychlou prefiltrací sítovĂ©ho provozu hledáním krátkých řetìzců je vąak moÂľnĂ© výraznì sníÂľit zátì¾ na IDS sytĂ©m a dosáhnout tak vyąąí celkovĂ© propustnosti. Z tohoto důvodu jsme navrhli algoritmus pro odvození krátkých řetìzců ze sady regulárních výrazů. Ve srovnání s předchozími metodami mohou řetìzce odvozenĂ© navrhovaným algoritmem redukovat sítový provoz aÂľ 3,3krát lĂ©pe. Odvození řetìzců z jednoho regulárního výrazu zabere navíc mĂ©nì jak sekundu, coÂľ umoÂľňuje rychle mìnit sadu pravidel v IDS. Pro vyhledávání tìchto řetìzců je moÂľnĂ© vyuÂľít dříve navrÂľený prefiltr zaloÂľený na hash funkcích, který dokáÂľe zpracovat více jak 100 Gb/s sítovĂ©ho provozu.
Skládání střípků mozaiky aneb Co se událo a neudálo při práci na mojí disertaci
Moje disertace je zamìřena na akceleraci IDS/IPS systĂ©mů, kterĂ© jsou jednou z významných technologií pro zajiątìní bezpečnosti komunikační infrastruktury. Z důvodu vysokĂ© výpočetní náročnosti je vąak velmi obtíÂľnĂ© splnit jejich výkonnostní poÂľadavky a umoÂľnit jejich nasazení ve vysokorychlostních sítích. Můj přístup akcelerace je zaloÂľen na předzpracování (předfiltraci) části sítovĂ©ho provozu, který s vysokou pravdìpodobností nepředstavuje bezpečnostní hrozbu, čímÂľ je umoÂľnìno efektivnì soustředit dostupnĂ© výpočetní zdroje na analýzu pouze relevantní části sítovĂ©ho provozu a dosáhnout urychlení. V rámci svĂ©ho vystoupení na tomto semináři UPSY shrnu aktuální stav prací a barvitì popíąu sled souvisejících událostí od poslední podobnĂ© prezentace. Na závìr potom nastíním aktuální plán navazujících kroků, kterĂ© by snad mohly vĂ©st k ĂşspìąnĂ©mu dokončení a odevzdání tĂ©to práce.
Evoluce a optimalizace kryptografických booleovských funkcí pomocí genetickĂ©ho programování
KryptografickĂ© booleovskĂ© funkce jsou jedním ze základních stavebních prvků moderních ąifer. V závislosti na způsobu jejich pouÂľití od nich vyÂľadujeme různĂ© vlastnosti, kterĂ© jsou obvykle ve vzájemnĂ©m konfliktu, rozhodující o náročnosti prolomení výslednĂ© ąifry (nelinearita, korelační imunita,...) nebo o náročnosti její implementace (Hammingova váha, násobková sloÂľitost,...). AnalytickĂ© metody návrhu tìchto funkcí jsou schopnĂ© generovat pouze nepatrnou podmnoÂľinu vąech moÂľných funkcí s danými vlastnostmi, a pro nìkterĂ© kombinace vlastností vhodný analytický postup ani neexistuje. NejĂşspìąnìjąími metodami řeąení tohoto problĂ©mu se ukázal být návrh pomocí různých variant genetickĂ©ho programování (stromovĂ©, kartĂ©zskĂ©, lineární), kterĂ© jsou schopnĂ© sestavit libovolnou booleovskou funkci za cenu vysokĂ© výpočetní náročnosti. Optimalizací tìchto metod můÂľeme výpočetní náročnost návrhu sníÂľit, a urychlit tak sestavování nových funkcí s danými vlastnosti.
Optimalizacia vyuzitia pamate FPGA ako kritickeho zdroja pri spracovani paketov
Jednou z kritickych casti vysokorychlostneho spracovania paketov v technologii FPGA je vyuzitie pamati. Pri pouziti internych blokovych pamati narazame pre velku cast aplikacii na nedostatok takychto pamati na cipe FPGA. Je preto potrebne pouzivat externe pamate, ktore sa na platforme s FPGA cipom mozu nachadzat. Pri spracovani paketov na vysokych rychlostiach (100 Gbps, 400 Gbps) je potrebne, s cielom udrzat plnu priepustnost, redukovat pocet pristupov do pamate. Okrem samotnej klasifikacie paketov, mozu pristup do pamate vyzadovat aj dalsie casti spracovania paketov, najma pocitadla paketov, pripadne bajtov, sluziace na monitorovacie ucely, realizaciu QoS, fakturaciu zakaznikov, a ine. Z pohladu pocitadiel paketov je pre celkovu priepustnost kriticka aj rychlost odozvy pamate, pripadne operacii nad nou. V prezentacii sa budem zaoberat prave optimalizaciou pristupov do pamate pre pocitadla paketov s cielom minimalizovat pocet pristupov do pamate a maximalizovat tak rychlost operacii na tymito pocitadlami, co nasledne vedie na maximalizaciu priepustnosti spracovania paketov.
Vyhodnocení OPP systĂ©mu s řadičem rekonfigurace
Pro zajiątìní spolehlivĂ©ho bìhu zařízení v prostředí náchylnĂ©m na poruchy je zajiątìní jeho odolnosti proti poruchám (OPP) nezbytnĂ©. Pracujeme se systĂ©my na FPGA, kde vyuÂľíváme TMR s rekonfigurací zasaÂľenĂ©ho modulu, kterou řídí její řadič. Pro vyhodnocení přínosu rekonfigurace z hlediska OPP je vyuÂľita platforma pro vyhodnocení metodik OPP (robot v bludiąti). V prezentaci budu diskutovat zabezpečování systĂ©mu pomocí rekonfigurace a následnĂ© vyhodnocení přínosů.
Portable Stimulus - Vertical Reuse Automation
Portable Test and Stimulus Standard (PSS) is a potential game-changing standard in the field of simulation-based verification. We present the first practical example of our theoretical ideas about the automation of models created in PSS. The example is showing how thanks to the analysis of control logic drivers at the block-level, models can be transformed from block-level to a system level. We believe that any automation in this field, especially in building comprehensive models or automating some of the processes would help to save valuable time of verification engineers. As a practical example of the Design Under Test (DUT), we selected the execution stage subsystem of the PULP platform processor which is an open-source representative of the RISC-V processor subsystem. Firstly, we manually created PSS models for all blocks of this subsystem and also the PSS model of the whole execution stage. Afterward, we traced control logic drivers of these blocks and analysed, which findings are lethal for automated generation of execution stage PSS model.
Rychlejąí metoda evoluce logických obvodů za pouÂľití sĂ©mantiky v CGP
V dneąní dobì jsou obvody značnì komplexní a jejich návrh je proto sloÂľitý. PouÂľitím evolučních algoritmů můÂľe programátor Ăşlohu návrhu obvodů automatizovat, ale potřebný výpočetní čas neumoÂľní generovat přílią velkĂ© obvody. Z tohoto důvodu je uÂľitečnĂ© vytvářet novĂ© evoluční metody, kterĂ© mají lepąí ąkálovatelnost. Jednou takovou metodou je sĂ©manticky orientovaný mutační operátor (SOMO) v kartĂ©zskĂ©m genetickĂ©m programování (CGP), na který se tato prezentace zamìřuje. Tato metoda umoÂľňuje například evoluci nových násobiček 5Ă—5b za dobu nìkolika vteřin. Tohoto zrychlení oproti standardnímu mutačnímu operátoru CGP je dosaÂľeno převodem evaluace kandidátních řeąení do podoby porovnání optimálního vstupu mutovanĂ©ho uzlu s předcházejícími výstupy. V prezentaci bude fungování metody detailnì vysvìtleno.
Odhalování kybernetických Ăştoků s vyuÂľitím technik strojovĂ©ho učení
V poslednej dobe sa strojovĂ© učenie uplatňuje v čím dalej väčąej miere. Jednou z oblastí pouÂľitia strojovĂ©ho učenia je detekcia malwaru v sieti. Väčąina malwaru komunikuje so serverom za Ăşčelom získania inątrukcii, ktorĂ© má výkonat, prípadne kvĂ´li zberu odchytených dát. Pri tvorbe moderných malwarov sa pre staÂľenie identifikácie riadiaceho servera pouÂľívajĂş algoritmy pre generovanie domĂ©n (Domain generation algorithm - DGA). DGA algoritmy generujĂş velkĂ© mnoÂľstvo domĂ©n, na ktorých mĂ´Âľe byt server dostupný. Pokial je model vytvorený pomocou vhodne zvolených atribĂştov, je moÂľnĂ© detekovat malwar vyuÂľívajĂşci DGA algoritmy pre komunikáciu v sieti.
Evoluční optimalizace kombinačních obvodů
Ve svĂ© dizertaci se zabývám evoluční optimalizací komplexních kombinačních obvodů. VyuÂľívám tzv. divide-and-conquer strategii, kdy z obvodu vyberu jeho libovolnou část, tu zoptimalizuji pomocí CGP a navrátím ji zpìt do původního obvodu. Právì výbìr podobvodů ale značnì ovlivňuje Ăşčinnost optimalizace - kdyÂľ se nepovede vybrat vhodný "kousek" obvodu, je moc malý/velký, nelze ho nijak vylepąit atp. V mojí prezentaci bych chtìla srovnat výsledky mých předchozích optimalizačních experimentů zaloÂľených na výbìru podobvodů např pomocí BFS algoritmu či windowingu, a výsledky z experimentů s výbìrem zaloÂľeným na vyhledávání rekonvergentních cest.
Stavový paketový filtr s pouÂľitím DDR4/HBM pro 100+Gb/s
Pamìtí typu DDR se v high-end sítových zařízení bì¾nì nepouÂľívají, přestoÂľe poskytují papírovì dostatečný výkon za zlomek ceny. K problĂ©mům s DDR přispívá zejmĂ©na vysoká latence, obnovování a bankování. Obecnì read-modify-write operace s náhodnými adresami v aplikacích stavových filtrů dokáÂľí zredukovat propustnost DDR pod 1% při naivním přístupu. Ani dneąní procesory nedokáÂľí efektivnì pracovat v aplikacích, kde tĂ©mìř kaÂľdý přístup do pamìti způsobí výpadek z cache. To je způsobeno zejmĂ©na správou cache, počtem vláken, hloubkou load/store bufferů, chybìjícími instrukcemi, spekulacím bez znalosti algoritmu atd. technologii FPGA lze s přimìřenými zdroji sestavit out-of-order architekturu stavovĂ©ho sítovĂ©ho filtru se spekulativním vyhodnocováním a tím výraznì zvýąit efektivitu přístupů do pamìtí na Ăşroveň dostatečnou pro 100+Gb/s sítì. Ukázka takovĂ©to architektury a metodika její evaluace bude náplní tĂ©to prezentace.
Recent Advancements in Distributed Pseudospectral Method
The main advantage of the Distributed Pseudospectral method is the reduction of the communication in a distributed environment which is crucial to ensure high performance. We optimized this method further by enabling multiple spatial and temporal resolutions within the same simulation. Also, a new approach for further communication reduction was adopted, leading to many-fold reduction in the amount of communication while achieving comparable error. In this presentation, we will demonstrate core principles, present preliminary results, and discuss implication on the performance of such simulations.
Photoacoustic Tomography
In my presentation I will describe our approach to photoacoustic imaging and discuss the progress of the PAMMOTH project. I will show difference in CPU and GPU performance for the imaging and the difference between on-line (on-site) and off-line reconstruction. I will briefly return to reasoning why the use of progressive grid refinement could be beneficial and what needs yet to be done to confirm my hypothesis.
Identifikace mikroorganizmu na zaklade 16s rRNA
Vdaka pokročilým technolĂłgiam sekvenácie DNA a metagenomickým metĂłdam, ktorĂ© sa vyvíjali behom posledných 30 rokov,
sme schopní v biologických vzorkách odhalit baktĂ©rie nekultivovatelnĂ© v laboratĂłrnych podmienkach. Typickým postupom
pre určovanie bakteriálnej kompozície vzoriek je amplifikácia a sekvenácia regiĂłnov gĂ©nu 16S rRNA nasledovaná klasifikáciou
v počítači. Aj napriek tomu, Âľe sekvenácia gĂ©nu 16S rRNA je velmi roząíreným prístupom, presná identifikácia baktĂ©rií
na základe sekvencií 16S rRNA zostáva otvoreným problĂ©mom.
Presnost klasifikácie baktĂ©rií pomocou gĂ©nu 16S rRNA je ovplyvnená mnoÂľstvom faktorov, medzi ktorĂ© nepatrí iba výber klasifikačnĂ©ho
algoritmu ale aj výber sekvenačných primerov či počet kĂłpií gĂ©nu 16s rRNA jednotlivých organizmov. Vo svojej prezentácií tieto
faktory priblíÂľim, ukáÂľem akým spĂ´sobom vplývajĂş na presnost klasifikácie a predstavím prístupy, ktorými sa snaÂľím identifikáciu
baktĂ©rií zlepąit.
- Jakub Chlebík, Radim Lipka, Michal Piňos, Peter Ĺ˝ufan
Informace o projektech, publikování, činnostech na UPSY.
Aplikace koevolučních algoritmů při klasifikaci obtíÂľí spojených s Parkinsonovou chorobou
V tomto semináři představím výstupy z mĂ©ho pobytu na University of York, který byl uskutečnìn v rámci projektu Mezinárodní mobilita výzkumníků VUT v Brnì. Na University of York jsem se zapojila do výzkumu počítačem asistovanĂ© diagnostiky obtíÂľí spojených s Parkinsonovou chorobou, který vede prof. Stephen L. Smith v rámci výzkumnĂ© skupiny Intelligent Systems and Nano-science Group. V Ăşloze klasifikace dyskinesie (tj. pohybovĂ© abnormality spojenĂ© s předávkováním lĂ©ky, kterĂ© pacienti uÂľívají) se podařilo ovìřit přínos pouÂľití koevoluce prediktorů fitness při automatizovanĂ©m návrhu pomocí kartĂ©zskĂ©ho genetickĂ©ho programování - zejmĂ©na bylo dosaÂľeno významnĂ© akcelerace návrhu klasifikátoru dyskinezie. Na semináři dále představím návrh klasifikátoru dyskinesie, který soubì¾nì vyuÂľívá záznamy signálu z akcelerometru i gyroskopu (oproti předchozímu přístupu, který vyuÂľívá záznamy pouze z akcelerometru) a je navrhován pomocí přístupu kompoziční koevoluce. Cílem tohoto přístupu je najít klasifikátor, který má vyąąí přesnost klasifikace v podmínkách, ve kterých původní klasifikátor selhává - například při chůzi. Nakonec krátce představím daląí Ăşlohy z oblasti počítačem asistovanĂ© diagnostiky Parkinsonovy choroby a jiných neurologických obtíÂľí, do kterých jsem se v rámci mĂ©ho pobytu takĂ© zapojila.
Optimalizace hardwarovĂ© architektury pro vyhledávání vzorů zaloÂľenĂ©ho na hash funkcích
Vyhledávání řetìzců specifikovaných regulárními výrazy je hojnì vyuÂľívaná operace v mnohých oblastech síÂťovĂ© bezpečnosti, nicmĂ©nì je výpočetnì velmi náročná a je nutnĂ© ji akcelerovat. K akceleraci jsou s Ăşspìchem vyuÂľívána FPGA, do kterých jsou mapovány různĂ© hardwarovĂ© architektury. S narůstající rychlostí síÂťových linek a zvìtąující se sadou regulárních výrazů narůstá i spotřeba zdrojů FPGA. Pro výraznĂ© sníÂľení nároků na zdroje je moÂľnĂ© vyuÂľít techniky z oblasti aproximate computing za cenu občasnĂ© chybnĂ© detekce. NavrÂľená hardwarová architektura provádí s vyuÂľitím hash funkcí rychlĂ© vyhledávání krátkých řetìzců, kterĂ© jsou specifickĂ© pro zvolenou sadu regulárních výrazů. Architektura byla navrÂľena a optimalizována pro 10Gb linky a pro vyąąí rychlosti značnì narůstá mnoÂľství spotřebovaných zdrojů FPGA. Pro vytipování problematických částí byla provedena analýza architektury a za Ăşčelem dosaÂľení rychlosti v řádu stovek Gb byly navrÂľeny optimalizace, kterĂ© výraznì sniÂľují mnoÂľství spotřebovaných zdrojů.
Optimalizacia vyuzitia pamate FPGA ako kritickeho zdroja pri spracovani
Jednou z kritickych casti vysokorychlostneho spracovania paketov v technologii FPGA je vyuzitie pamati. Pri pouziti internych blokovych pamati narazame pre velku cast aplikacii na nedostatok takychto pamati na cipe FPGA. Je preto potrebne pouzivat externe pamate, ktore sa na platforme s FPGA cipom mozu nachadzat. Pri spracovani paketov na vysokych rychlostiach (100 Gbps, 400 Gbps) je potrebne, s cielom udrzat plnu priepustnost, redukovat pocet pristupov do pamate. Okrem samotnej klasifikacie paketov, mozu pristup do pamate vyzadovat aj dalsie casti spracovania paketov, najma pocitadla paketov, pripadne bajtov, sluziace na monitorovacie ucely, realizaciu QoS, fakturaciu zakaznikov, a ine. Z pohladu pocitadiel paketov je pre celkovu priepustnost kriticka aj rychlost odozvy pamate, pripadne operacii nad nou. V prezentacii sa budem zaoberat prave optimalizaciou pristupov do pamate pre pocitadla paketov s cielom minimalizovat pocet pristupov do pamate a maximalizovat tak rychlost operacii na tymito pocitadlami, co nasledne vedie na maximalizaciu priepustnosti spracovania paketov.
TBA
TBA
TBA
TBA
Celulární automaty: principy, benchmarky, aplikace
Celulární automaty (CA) představují alternativní výpočetní platformu vyuÂľívající masivního paralelismu a emergentních jevů. Jejich "programování", nebo lĂ©pe řečeno návrh CA pro řeąení danĂ© Ăşlohy, je značnì odliąnĂ© od tvorby softwaru pro univerzální procesor a obvykle nelze pouÂľít zavedenĂ© postupy. Ă asto se tedy pouÂľívají pro návrh CA evoluční algoritmy v kombinaci s různými podpůrnými prostředky. Cílem přednáąky bude formou přehledu ukázat základní koncept CA, Ăşskalí jejich návrhu a pouÂľití ve výzkumu různých benchmarkových Ăşloh i praktických aplikací. Budou zmínìny experimenty, provádìnĂ© v nedávnĂ© dobì nejen na FIT, a zejmĂ©na demonstrovány vybranĂ© výsledky v podobì "Âľivých" ukázek s vyuÂľitím simulátoru CA.
Evoluční syntĂ©za komplexních číslicových obvodů
Ve svĂ© prezentaci představím evoluční optimalizaci sloÂľitých číslicových obvodů, kde se momentálnì zabývám hlavnì vhodným způsobem výbìru částí tìchto obvodů a jejich následnou optimalizací pomocí CGP. Dále budou prezentovány první výsledky experimentů s adaptováním nastavení parametrů optimalizace na základì vlastností obvodů a analýzy výsledků předchozích experimentů.
Automatický návrh systĂ©mů odolných proti poruchám
UrčitĂ© systĂ©my vyÂľadují vysokou spolehlivost, zakomponovat odolnost proti poruchám do rozsáhlých systĂ©mů je ale náročný Ăşkol. Ve svĂ© práci se proto zabývám automatickým návrhem odolných systĂ©mů. Cílem je vytvořit metodu, jeÂľ na vstupu obdrÂľí popis systĂ©mu a na výstupu vyprodukuje systĂ©m, jehoÂľ odolnost byla zvýąena Ăşmìrnì poskytnutým prostředkům na čipu (dostupnĂ© plochy na čipu). Experimentální část práce se zamìřuje předevąím na hradlová pole FPGA zaloÂľená na pamìtech SRAM. Prezentace bude zamìřena na dvì komponenty zmínìnĂ© metody, kterým jsem se v poslední dobì vìnoval: 1) strategie volby prostředků pro dosaÂľení odolnosti a 2) urychlení odhadu odolnosti. Tento aktuální výzkum bude v prezentaci zasazen do kontextu celĂ© dosavadní práce.
Using Control Logic Drivers for Automated Generation of System-level Portable Models
In this presentation, I will share with you what is the current focus of the Ph.D. thesis and what has been done this academic year. Portable Test and Stimulus Standard is a new Accellera standard for an abstract definition of the verification intent that can be used for stimuli generation for different types of verification environments and at different levels of design hierarchy. Currently focus is on vertical reuse of portable models which is basically about adapting portable models for block-level designs to portable models defined at the subsystem or system-level. This adaptation is usually based on manually defined (sub)system-level control restrictions and resources sharing restrictions. The goal is to define algorithms which do transformations of portable models so as the restrictions are automatically added or suggestions for the user are made. In our first experiments, we focus on building control restrictions based on the control logic drivers extracted from the subsystem-level design.
Limity Určovania TaxonĂłmie v Metagenomike na Báze 16s rRNA
VĂŻaka pokročilým technolĂłgiam sekvenácie DNA a metagenomickým metĂłdam, ktorĂ© sa vyvíjali behom posledných 30 rokov, sme schopní v biologických vzorkách odhaliÂť baktĂ©rie nekultivovateÂľnĂ© v laboratĂłrnych podmienkach. Typickým postupom pre určovanie bakteriálnej kompozície vzoriek je amplifikácia a sekvenácia regiĂłnov gĂ©nu 16S rRNA nasledovaná klasifikáciou v počítači. Aj napriek tomu, Âľe sekvenácia gĂ©nu 16S rRNA je veÂľmi roząíreným prístupom, presná identifikácia baktĂ©rií na základe sekvencií 16S rRNA zostáva otvoreným problĂ©mom. Vo svojej prezentácii predstavím limity klasifikácie pomocou sekvencií variánt gĂ©nu 16S rRNA a zameriam sa na potenciál vyuÂľitia jeho intragenomickej variability pre spresnenie klasifikácie.
Large-scale Photoacoustic Tomography: A Trade-off Between Image Quality and Computational Cost
To obtain images of high resolution and quality, the employed acoustic simulation method needs to support a wide frequency spectrum and accurate models of both the sensors and the heterogeneous acoustic properties of the tissue. However, in particular simulating a broad frequency spectrum requires considerable computational resources and time and iterative image reconstruction methods run multiple of such simulations sequentially. To reconstruct an image of a human breast at a resolution of 0.2mm, the computations may take from a couple of days to several weeks to finish even on large CPU clusters. We compare the performance and computational cost of an iterative image reconstruction method using different computational grids supporting frequencies up to 0.31, 0.61 and 1.13 MHz corresponding to grid spacings of 0.8, 0.4 and 0.2 mm, respectively. We discuss current issues and plan and possible utilization of reconstruction using the lower resolutions for the medical screening.
Fourier resampling: the key component of multiresolution simulation
In a distributed simulation, there is a need for resampling of some quantities to enable subdomains with different spatial resolutions. The fact that the Pseudospectral method often uses very coarse resolution complicates the process of resampling. One of the possibilities to tackle this problem is to evaluate Fourier interpolant at desired points. In my presentation, I will explain, in some detail, basic concepts of Fourier resampling as well as possible optimizations from a performance point of view. In addition, I will show some preliminary results regarding hybrid multiresolution simulations.
k-Wave: Fourier pseudo-spectral methods on multi-GPU machine
The presentation will explore behavior of Fourier pseudo-spectral methods on multi-GPU machines. System architectures of multi-GPU nodes in modern clusters such as Sierra and Summit will be briefly explored first. The properties and their impact on our implementation of k-Wave will be quantified. Finally, future development of k-Wave for those architectures will be outlined.
Odhalování kybernetických Ăştoků s vyuÂľitím technik strojovĂ©ho učení
V poslednej dobe sa strojovĂ© učenie uplatňuje v čím ĂŻalej väčąej miere. Jednou z oblastí pouÂľitia strojovĂ©ho učenia je detekcia malwaru v sieti. Väčąina malwaru komunikuje so serverom za Ăşčelom získania inątrukcii, ktorĂ© má výkonaÂť, prípadne kvĂ´li zberu odchytených dát. Pri tvorbe moderných malwarov sa pre sÂťaÂľenie identifikácie riadiaceho servera pouÂľívajĂş algoritmy pre generovanie domĂ©n (Domain generation algorithm - DGA). DGA algoritmy generujĂş veÂľkĂ© mnoÂľstvo domĂ©n, na ktorých mĂ´Âľe byÂť server dostupný. PokiaÂľ je model vytvorený pomocou vhodne zvolených atribĂştov, je moÂľnĂ© detekovaÂť malwar vyuÂľívajĂşci DGA algoritmy pre komunikáciu v sieti.
Unroller: Discovering and Unrolling Routing Loops
Routing loops can seriously harm networks operation. Existing detection mechanisms, including mirroring packets, storing state on switches, or encoding the path onto packets, impose significant overheads on either the switches or the network. We present Unroller, a configurable solution that enables real-time identification of routing loops in the data plane with minimal overheads. This is achieved by embedding in the packet only a subset of the path taken. Although this can introduce errors, we show that Unroller can identify routing loops much more effectively than current state-of-the-art solutions on realistic topologies. Specifically, for any target false positive rate in the range 0.0001%-10%, Unroller requires at least 94% less network overhead (that is, bits added to packets) than existing methods.
Rychlejąí metoda evoluce logických obvodů za pouÂľití sĂ©mantiky v CGP
V dneąní dobì jsou obvody značnì komplexní a jejich návrh je proto sloÂľitý. PouÂľitím evolučních algoritmů můÂľe programátor Ăşlohu návrhu obvodů automatizovat, ale potřebný výpočetní čas neumoÂľní generovat přílią velkĂ© obvody. Z tohoto důvodu je uÂľitečnĂ© vytvářet novĂ© evoluční metody, kterĂ© mají lepąí ąkálovatelnost. Jednou takovou metodou je dávková mutace v sĂ©mantickĂ©m kartĂ©zskĂ©m genetickĂ©m programování (SCGP), na kterou se tato prezentace zamìřuje. Tato metoda umoÂľňuje například evoluci nových násobiček 5Ă—5b za dobu nìkolika vteřin. Tohoto zrychlení oproti standardnímu CGP je dosaÂľeno převodem evaluace kandidátních řeąení do podoby porovnání vektorů. V prezentaci bude fungování metody detailnì vysvìtleno.
k-Dispatch a adaptivní plánování spouątìní Ăşloh
Spouątìní vìdeckých řetìzců Ăşloh na superpočítačích je uÂľivatelsky velice náročná operace. VyÂľaduje znalost výpočetního stroje, pouÂľitých kĂłdů a jejich ąkálování. K efektivnímu spuątìní Ăşloh, kde je cílem například sníÂľení ceny výpočtu nebo naopak minimalizace výpočetního času, je nutnĂ© monitorovat aktuální vytíÂľení stroje a patřičnì přizpůsobit spouątìcí parametry jednotlivých Ăşloh danĂ© situaci. k-Dispatch komunikuje s uÂľivatelskými aplikacemi, umí spustit definovanĂ© řetìzce Ăşloh, monitorovat je a v případì chyby restartovat danĂ© Ăşlohy. Platforma cílí na bì¾nĂ© uÂľivatele bez programátorkých znalostí, kterým poskytuje HPC prostředky jako sluÂľbu a snaÂľí se optimalizovat spuątìní jednotlivých Ăşloh. Ve svĂ© prezentaci budu prezentovat prototyp platformy k-Dispatch a adaptivní plánování Ăşloh.
Jump extraction and removal in a 2-dimensional pseudospectral scheme
Previously, we looked into a design of a correction scheme for wave propagation problems in a heterogeneous media, dealing with the emerging discontinuous solutions. The scheme has been since successfully implemented in a single spatial dimension. For us to cover more realistic simulations, we need to extend the method for multi-dimensional problems. In this presentation I will summarise my efforts towards modelling 2-dimensional problems, discussing the encountered issues and possible approaches of dealing with them.
Novinky v oblasti přibliÂľnĂ©ho počítání a akcelerace neuronových sítí
V tomto semináři představím výsledky z ročního pobytu na TU Wien, který byl uskutečnìn v rámci mobility VUT. Zapojil jsem se do výzkumu týmu prof. Shafique (ECS FI) zejmĂ©na v oblasti přibliÂľnĂ©ho počítání. V první části se zamìřím na řeąení problĂ©mu přiřazení přibliÂľných komponent do operací HW aplikace, např. grafickĂ©ho filtru. S vyuÂľitím technik strojovĂ©ho učení se podařilo zlepąit vlastnosti proti konvenčním přístupům. Ă lánek pojednávající o tĂ©to problematice byl publikován na konferenci DAC'19 (Core: A). V druhĂ© části představím koncept přibliÂľných neuronových sítí. V tĂ©to oblasti jsme jiÂľ mìli v minulosti dvì publikace, ovąem při spolupráci ve Vídni jsme práci významnì roząířili o hledání kvalitních konfigurací akcelerátoru NN a tím dosáhli zajímavých výsledků. Ty jsme publikovali na konferenci ICCAD'19 (Core: A). V poslední části krátce představím výzkum v oblasti Capsule Neural Networks a zhodnotím práci v zahraničním týmu.
Metody strojovĂ©ho učení v analýze ąifr. siÂťovĂ©ho provozu a moÂľnosti jejich
S narůstající potřebou ąifrovat síÂťový provoz se komplikuje moÂľnost tento provoz analyzovat a monitorovat pro statistickĂ© či bezpečnostní Ăşčely. Není totiÂľ moÂľnĂ© provoz analyzovat přímým zpracováním aplikační vrstvy. Je vąak stále moÂľnĂ© vyuÂľít statistickĂ© informace o chování provozu v průbìhu jeho toku, jako jsou např. mezipaketovĂ© mezery nebo dĂ©lky paketů. S pomocí metod strojovĂ©ho učení lze pak sestavit klasifikátor, jenÂľ je schopen rozpoznat typ provozu s vyÂľitím tìchto statistických informací. Tyto přístupy jsou v současnĂ© dobì zamìřeny předevąím na zpracování dříve zachycených dat. Pro analýzu v reálnĂ©m čase na vysokorychlostních linkách se ukazuje potřeba HW akcelerace jednak pro získání potřebných stat. informací, a jednak pro samotnou klasifikaci. V prezentaci bude ukázána moÂľnost akcelerace vybraných stat. parametrů síÂťovĂ©ho provozu a dále budou rozebrány moÂľnosti vyuÂľití metod strojovĂ©ho učení, konkrĂ©tnì neuronových sítí a rozhodovacích stromů, s ohledem na přesnost klasifikace, časovĂ© nároky na učení a zpracování, a sloÂľitost akcelerace.
Minimalizace násobkovĂ© sloÂľitosti kryptograficky zajímavých booleovských funkcí
Násobková sloÂľitost (multiplicative complexity), tedy minimální počet operací AND nutný pro implementaci nìjakĂ© funkce, indikuje její náchylnost k prolomení pomocí algebraických Ăştoků. Současnì s tím, implementace nelineární operace AND v relevantních aplikacích obvykle představuje výraznì vìtąí zátì¾ neÂľ implementace lineárních operací jakými jsou NOT a XOR. Při návrhu kryptograficky zajímavých booleovských funkcí, jakými mohou být ohnutĂ©, odolnĂ© nebo maskovací funkce, má proto význam snaÂľit se počet operací AND omezit aÂľ na toto teoretickĂ© minimum, a to i za cenu výraznĂ©ho zvýąení počtu jiných operací. Problematika násobkovĂ© sloÂľitosti je v současnosti prozkoumána pouze pro funkce s velmi malým počtem vstupů, a minimalizace funkcí dostatečnì velkých pro pouÂľití kryptografii proto představuje vhodnou příleÂľitost k aplikaci evolučních postupů.
Optimalizacia vyuzitia pamate FPGA ako kritickeho zdroja pri spracovani paketov
Jednou z kritickych casti vysokorychlostneho spracovania paketov v technologii FPGA je vyuzitie pamati. Pri pouziti internych blokovych pamati narazame pre velku cast aplikacii na nedostatok takychto pamati na cipe FPGA. Je preto potrebne pouzivat externe pamate, ktore sa na platforme s FPGA cipom mozu nachadzat. Pri spracovani paketov na vysokych rychlostiach (100 Gbps, 400 Gbps) je potrebne, s cielom udrzat plnu priepustnost, redukovat pocet pristupov do pamate. Okrem samotnej klasifikacie paketov, mozu pristup do pamate vyzadovat aj dalsie casti spracovania paketov, najma pocitadla paketov, pripadne bajtov, sluziace na monitorovacie ucely, realizaciu QoS, fakturaciu zakaznikov, a ine. Z pohladu pocitadiel paketov je pre celkovu priepustnost kriticka aj rychlost odozvy pamate, pripadne operacii nad nou. V prezentacii sa budem zaoberat prave optimalizaciou pristupov do pamate pre pocitadla paketov s cielom minimalizovat pocet pristupov do pamate a maximalizovat tak rychlost operacii na tymito pocitadlami, co nasledne vedie na maximalizaciu priepustnosti spracovania paketov.
SystĂ©my odolnĂ© proti poruchám - metodika návrhu řadiče rekonfigurace
Odolnost proti poruchám je nezbytná u kritických systĂ©mu a takĂ© tìch, kterĂ© nejsou dostupnĂ© ĂşdrÂľbì jako např. vesmírnĂ© aplikace. Soustředím se na tyto systĂ©my na FPGA. Ty jsou náchylnĂ© na SEU - poruchy konfigurační pamìti. Ovąem je moÂľnĂ© se z nich zotavit za pomoci rekonfigurace, která je řízena jejím řadičem. V rámci DP budu vyhodnocovat jednotlivĂ© přístupy k návrhu takovĂ©ho řadiče. Jednou z důleÂľitých vlastností je odolnost samotnĂ©ho řadiče.
RychlĂ© hledání vzorů v síÂťovĂ©m provozu s vyuÂľitím technik aproximate computing
Vyhledávání řetìzců specifikovaných regulárními výrazy je hojnì vyuÂľívaná operace v mnohých oblastech síÂťovĂ© bezpečnosti, nicmĂ©nì je výpočetnì velmi náročná a je nutnĂ© ji akcelerovat. K akceleraci jsou s Ăşspìchem vyuÂľívána FPGA, do kterých jsou mapovány různĂ© hardwarovĂ© architektury. S narůstající rychlostí síÂťových linek a zvìtąující se sadou regulárních výrazů narůstá i spotřeba zdrojů FPGA. Pro výraznĂ© sníÂľení nároků na zdroje je moÂľnĂ© vyuÂľít techniky z oblasti aproximate computing za cenu občasnĂ© chybnĂ© detekce. NavrÂľená hardwarová architektura provádí s vyuÂľitím hash funkcí rychlĂ© vyhledávání krátkých řetìzců, kterĂ© jsou specifickĂ© pro zvolenou sadu regulárních výrazů. ProtoÂľe je vstupní provoz výraznì redukován, navazující přesnĂ© vyhledávání můÂľe být provádìno na výraznì niÂľąí rychlosti pomocí CPU nebo s vyuÂľitím pomalĂ©ho automatu, který spotřebovává pouze malĂ© mnoÂľství hardwarových zdrojů.
Evoluční syntĂ©za komplexních číslicových obvodů
Ukazuje se, Âľe metody syntĂ©zy číslicových obvodů vyuÂľívající evolučních algoritmů, zejmĂ©na kartĂ©zskĂ©ho genetickĂ©ho programování pracujícího přímo nad reprezentací na Ăşrovni hradel, jsou schopny produkovat implementace, kterĂ© jsou v řadì případů mnohem efektivnìjąí neÂľ implementace získanĂ© pomocí současných syntĂ©zních technik. Evoluční syntĂ©za vąak byla doposud aplikována pouze na relativnì malĂ© benchmarkovĂ© obvody - jedním z důvodů je problĂ©m ąkálovatelnosti evaluace, který znemoÂľňuje pracovat přímo s instancemi sestávajícími z milionů hradel. Cílem mĂ© práce je navázat na předchozí výzkum a zabývat se moÂľnostmi evoluční optimalizace sloÂľitých číslicových obvodů, kterĂ© jsou typicky popsány hierarchicky pomocí HDL jazyků.
Ovìřování korektní funkce HW komponent generovaných ze specifikace v jazyce P4
Relativnì nový programovací jazyk P4 přidává potřebnou flexibilitu síÂťovým zařízením. Pro nasazení P4 jazyka je nutnĂ© aby překladačem generovanĂ© hardwarovĂ© komponenty neobsahovaly chyby. Pro Ăşčely funkční verifikace generovaných HW kompnent byl vytvořen generátor paketů od kterĂ©ho si slibuji stejnĂ© pokrytí výslednĂ©ho kĂłdu pomocí menąího počtu paketů.
MetĂłdy Určovania TaxonĂłmie v Metagenomike na Báze 16s rRNA
VĂŻaka pokročilým technolĂłgiam sekvenácie DNA a metagenomickým metĂłdam, ktorĂ© sa vyvíjali behom posledných 30 rokov, sme schopní v biologických vzorkách odhaliÂť baktĂ©rie nekultivovateÂľnĂ© v laboratĂłrnych podmienkach. SĂşčasní autori uvádzajĂş, Âľe tieto baktĂ©rie predstavujĂş viac ako 99% existujĂşcich bakteriálnych druhov. MoÂľnosÂť ich detekcie sa preto povaÂľuje za veÂľmi významný pokrok v mikrobiolĂłgii. Objem a charakter dát produkovaných pri pouÂľití metagenomických metĂłd ale kladie značnĂ© nároky na výpočtovĂ© prostriedky a vyÂľaduje pouÂľitie ąpecializovaných algoritmov. Hlavným cieÂľom mĂ´jho výskumu je návrh, implementácia a vyhodnotenie novĂ©ho algoritmu na identifikáciu baktĂ©rií pomocou metagenomických dát typu 16s rRNA. V prezentácii sa zamerám na najväčąie nedostatky sĂşčasných metĂłd, predstavím spĂ´soby vyhodnotenia, ktorĂ© sĂş ąpecificky zameranĂ© na klasifikáciu baktĂ©rií a priblíÂľim, ako sa snaÂľím nedostatky sĂşčasných metĂłd odstrániÂť.
Tvorba 3D obrazu z fotoakustických dat
Představím princip fotoakustickĂ©ho snímkováni a dvou odliąných metod tvorby výslednĂ©ho diagnostickĂ©ho obrazu. V rámci projektu PAMMOTH se podílíme na tvorbì scanneru schopnĂ©ho zobrazit "v reálnĂ©m čase" fotoakustický obraz. Krátce projdu co je jiÂľ hotovo a co je potřeba implementovat neÂľ bude moci přistroj podstoupit testování. (Dle plánu by mìlo začít v listopadu.) Na závìr představím plán modifikací pouÂľitých metod, od kterých si slibuji kratąí dobu rekonstrukce obrazu, respektive vyąąí kvalitu obrazu za stejný výpočetní čas.
Distributed Multiresolution Pseudospectral Method
The use of parallel distributed algorithms is critical for taking the full advantage of modern cluster-like supercomputer architectures for large-scale simulations. As media parameters may vary significantly in the simulation domain, it is also important to support different levels of resolution, tailored for each subdomain, which enable optimal performance and resources sparing. In this short talk, I will cover a motivation behind this approach, basic principles as well as some preliminary results.
|
Datum |
Přednáąející |
|
3. kvìtna |
Iąa, R., Kocnová, J., Husa, J., Wiglasz, M., Keąner, F., Grochol, D., Fukač, T. |
|
10. kvìtna |
Kekely, M. Kučera, J., Vrána, R., Wrona, J., Matouąek, D., Hyrą, M. |
|
17. kvìtna |
Kuklią, F., Bordovský, G., Kadlubiak, K., Jaroą, M., Budiský, J., Vaverka, F., Nikl, V. |
|
24. kvìtna |
Smatana, S., Sumbalová, L., Nevoral, J., Crha, A., ©imek, V., Tesař, R., Viktorin, J. |
|
31. kvìtna |
Bardonek, P., Pánek, R., Lojda, J., Krčma, M., Ă ekan, O., Podivínský, J., Szurman, K. |
Generování verifikačních stimulů
Ve svĂ© prezentaci shrnu dosaÂľenĂ© výsledky v oblasti generování stimulů pro různĂ© systĂ©my a nastíním plán prací vedoucí k dokončení disertační práce.
VyuÂľití verifikace pro ovìřování odolnosti proti poruchám v systĂ©mech zaloÂľených na FPGA
V rámci prezentace budou představeny výsledky dosaÂľenĂ© v průbìhu řeąení disertační práce na tĂ©ma ovìřování odolnosti proti poruchám v systĂ©mech zaloÂľených na FPGA. V prezentaci bude představena takĂ© celková struktura samotnĂ© disertační práce.
PAIG Přepisování: logická syntĂ©za polymorfních obvodů
Polymorfní obvody jsou speciální číslicovĂ© schopnĂ© realizovat dvì a více logických funkcí v závislosti na stavu okolního prostředí. ProblĂ©mem takových obvodů je vąak jejich návrh. V prezentaci vám představím reprezentaci dvoufunkčních polymorfních obvodů ve struktuře zvanĂ© AIG a následnì aplikaci přepisovací techniky, která slouÂľí k optimalizaci výslednĂ©ho obvodu.
TBA
TBA
VyuÂľití evolučních algoritmů pro návrh a optimalizaci síÂťových aplikací
Ve svĂ© prezentaci představím hlavnì vyčerpávající a usilovnou práci vedoucí k dokončení disertační práce. Dále se zmíním o novĂ© připravovanĂ© publikaci a daląích aktivitach.
Ambipolární tranzistory pro multifunkční obvodovĂ© prvky
Ambipolární chování pozorovatelnĂ© u moderních materiálů na bázi nano struktur či organických polymerů bylo zprvu povaÂľováno za pouhou zvláątnost bez moÂľností praktickĂ©ho uplatnìní. Ukazuje se vąak, Âľe lze tĂ©to vlastnosti s Ăşspìchem vyuÂľít pro realizaci tzv. multifunkčních spínacích prvků i sloÂľitìjąích obvodových komponent. V rámci prezentace budou představeny moÂľnosti realizace takovýchto spínacích prvků, jejich vlastnosti a moÂľnosti daląího rozvoje tohoto konceptu.
Pokročilý paralelní kopulový algoritmus EDA
Zabývám se paralelními algoritmy EDA zaloÂľenými na teorii kopulí a za vyuÂľití migrace modelů. Podstatou migrace modelů je rozdìlení celkovĂ© populace na nìkolik subpopulací, mezi kterými dochází k občasnĂ© interakci (posílání pravdìpodobnostního modelu). Tato modifikace zlepąuje konvergenci výpočtu ve srovnání se sekvenční verzí algoritmu. Kopule je prostředek statistickĂ©ho zpracování dat, umoÂľňující u vícerozmìrnĂ©ho rozdìlení pravdìpodobnosti oddìlit výpočet marginálních rozdìlení pravdìpodobnosti od určení struktury vzájemných závislostí. V prezentaci stručnì představím obì tyto myąlenky a výhody jejich spojení a ukáÂľu svĂ© dosaÂľenĂ© výsledky. V závìru se zmíním o strastech psaní dizertační práce.
Comparison of Different Approaches to GPU Programming Demonstrated on Particle Filter Implementation + Dizertation - Portable Stimulus update
Ever increasing the computational power of Graphical Processing Units demands to continuously improve the ways to exploit such a power. Not everybody wants to study aspects of parallel programming but still, want to be able to use the horsepower in the form of GPU he has at his disposal. The main focus of the article is to determine if one of the high-level approaches to programming GPU can keep up with the traditional programming languages designed specifically for the usage of GPU. For that purpose was selected an algorithm of particle filter applied on target tracking problem. This algorithm has much-needed parameters, that puts the traditional languages to a difficult position as there is a little space where could be used a full power of these languages with their various tools. Simulation provides data for particle filter and is used to get first results on comparison of approaches to GPU programming. The results show that high-level approach is better than the unoptimized version of a simulation created with traditional programming language but after optimizations, it gets behind. Particle filter implementation brought different results as the high-level approach delivered better acceleration than the traditional language even after it was optimized. Overall results show that under certain circumstances high-level approach can deliver better results.
Rýchla rekonątrukcia fotoakustických obrazov
SchopnosÂť rekonątrukcie fotoakustických obrazov je dĂ´leÂľitá poÂľiadavka pre ątĂşdium mäkkých tkanív, alebo cievnych a lymfatických systĂ©mov vo vysokom rozlíąení, ale v malom priestore. DneąnĂ© rieąenie nie je dostatočne rýchle v porovnaní s rýchlosÂťou skenovania. Chceli by sme preto predstaviÂť rýchlejąie rieąenie, ktorĂ© by mohlo byÂť pouÂľitĂ© v platforme LabVIEW ako dynamická kniÂľnica pre reálne zobrazovanie mäkkých tkanív. PredstavenĂ© rieąenie je viac ako 6-krát rýchlejąie, ako referenčnĂ© rieąenie implementovanĂ© v prostredí Matlab. Toto rieąenie mĂ´Âľe byÂť lepąou alternatívou pre vedcov, ktorí skĂşmajĂş mäkkĂ© tkanivá fotoakustickým zobrazovaním.
OpenFlow paketovĂ© klasifikátory s různými kombinacemi typů pamìti
S příchodem OpenFlow a SDN v paketovĂ© klasifikaci nìkolikanásobnì vzrostl počet dimenzí a přibyla nutnost rychlĂ© aktualizace klasifikátoru. SoučasnĂ© alg. podporující rychlou aktualizaci nejsou pamìovì efektivní. Implementovaný algoritmus zaloÂľený na lesu vrstvených B-stromů a extrakcí hashovatelných segmentů řádovì zmenąuje velikost pouÂľitĂ© pamìti na čipu FPGA za pouÂľití externí pamìti HBM se zachováním rychlĂ© aktualizace i klasifikace pro sady pravidel reálnĂ© struktury (ClassBench-ng generovanĂ©). V rámci tohoto vývoje vznikl i algoritmus pro AVX2 pracující na podobnĂ©m principu, který se integruje do Open vSwitch a knihovna grafovĂ© databáze pro práci s obvody.
Prezentaci tezí DP: Evoluční syntĂ©za komplexních číslicových obvodů
Ukazuje se, Âľe metody syntĂ©zy číslicových obvodů vyuÂľívající evolučních algoritmů, zejmĂ©na kartĂ©zskĂ©ho genetickĂ©ho programování pracujícího přímo nad reprezentací na Ăşrovni hradel, jsou schopny produkovat implementace, kterĂ© jsou v řadì případů mnohem efektivnìjąí neÂľ implementace získanĂ© pomocí současných syntĂ©zních technik. Evoluční syntĂ©za vąak byla doposud aplikována pouze na relativnì malĂ© benchmarkovĂ© obvody - jedním z důvodů je problĂ©m ąkálovatelnosti evaluace, který znemoÂľňuje pracovat přímo s instancemi sestávajícími z milionů hradel. Cílem mĂ© práce je navázat na předchozí výzkum a zabývat se moÂľnostmi evoluční optimalizace sloÂľitých číslicových obvodů, kterĂ© jsou typicky popsány hierarchicky pomocí HDL jazyků.
Prezentace tezí DP: Hardwarová akcelerace analýzy aplikačních protokolů
Vyhledávání řetìzců specifikovaných regulárními výrazy je výpočetnì náročná operace pouÂľívaná v mnohých oblastech síÂťovĂ© bezpečnosti. S narůstající rychlostí síÂťových linek a zvìtąující se sadou regulárních výrazů je nutnĂ© hardwarovĂ© architektury upravit. Technika multi-striding je ąiroce pouÂľívaná technika pro zvýąení rychlosti zpracování, nicmĂ©nì vyÂľaduje velkĂ© mnoÂľství zdrojů FPGA. Proto se tato práce zamìřuje na vytvoření novĂ© hardwarovĂ© architektury pro pre-filtraci síÂťovĂ©ho provozu. Navrhovaný pre-filter provádí s vyuÂľitím hash funkcí rychlĂ© vyhledávání krátkých řetìzců, kterĂ© jsou specifickĂ© pro zvolenou sadu regulárních výrazů. ProtoÂľe pre-filter výraznì redukuje vstupní provoz, navazující přesnĂ© vyhledávání můÂľe být provádìno na výraznì niÂľąí rychlosti pomocí CPU nebo s vyuÂľitím pomalĂ©ho automatu, který spotřebovává malĂ© mnoÂľství hardwarových zdrojů.
Prezentaci tezí DP: DistribuovanĂ© fotoakustickĂ© snímkování
FotoakustickĂ© snímkování má potenciál nahradit mamograf a sníÂľit počet negativních biopsií v oboru včasnĂ© detekce a diagnostiky nádorů prsu. Pro vytvoření obrazu s jemným rozliąením pod 0,5 mm je potřeba zpracovat značnĂ© mnoÂľství fotoakustických dat (desítky aÂľ stovky GB). Potlačení artefaktů ve výslednĂ©m obraze si Âľádá iterativní procházení vstupních dat. Poskytnutí výsledku v rozumnĂ©m čase (2-3 dní) si vyÂľaduje výpočetní zdroje na Ăşrovni superpočítačů. Vzhledem k cenì takových prostředků je potřeba zkontrolovat dopředu tyto data, v tomto případì pomoci obrazu vytvořenĂ©ho na stroji se značnì niÂľąí výpočetní silou. PotřebnĂ© operace je nutnĂ© efektivnì rozdìlit mezi dostupnĂ© prostředky a redukovat mnoÂľství vstupních dat, aby bylo moÂľnĂ© poskytnout výsledek do 10 minut od zahájení snímkování. Je nutnĂ©, aby bylo moÂľnĂ© z výslednĂ©ho obrazu odhalit chyby procesu mìření i přes provedenĂ© modifikace.
Prezentace tezí DP: Hardwarová akcelerace pro IDS systĂ©my
SystĂ©my IDS pro detekci neÂľádoucího síÂťovĂ©ho provozu patří mezi jednu z významných technologií pro zajiątìní bezpečnosti komunikační infrastruktury. Z důvodu vysokĂ© výpočetní náročnosti je vąak velmi obtíÂľnĂ© splnit jejich výkonnostní poÂľadavky a umoÂľnit jejich nasazení ve vysokorychlostních sítích. SoučasnĂ© přístupy k akceleraci IDS jsou zaloÂľeny na přesunu procesu vyhledávání regulárních výrazů do hardwarovĂ©ho akcelerátoru a převodu na architekturu v technologii FPGA. Takový přístup je vąak nevhodný, neboÂť často vyÂľaduje rekompilaci firmware FPGA při kaÂľdĂ© zmìnì sady regulárních výrazů a dále nepodporuje pokročilĂ© techniky detekce, jakými je TCP stream reassembling nebo daląí heuristickĂ© metody IDS, kterĂ© nejsou přímo zaloÂľeny na hledání regulárních výrazů. Předmìtem mojí disertační práce je hledání alternativního řeąení problĂ©mu, kterĂ© je zaloÂľenĂ©ho na charakteristických vlastnostech síÂťovĂ©ho provozu. Na rozdíl od předchozích přístupů tento koncept neuvaÂľuje přesun IDS do hardwarovĂ©ho akcelerátoru, ale vyuÂľívá hardwarovì akcelerovanĂ©ho předzpracování (předfiltrace) části síÂťovĂ©ho provozu, který s vysokou pravdìpodobností nepředstavuje bezpečnostní hrozbu, čímÂľ je umoÂľnìno efektivnì soustředit dostupnĂ© výpočetní zdroje na analýzu pouze relevantní části síÂťovĂ©ho provozu a dosáhnout urychlení.
Prezentaci tezí DP: Simulácia ąírenia ultrazvuku v kostiach
Ultrazvuk nachádza ąirokĂ© uplatnenie v mnohých vedných disciplínach. Predeovąetkým vąak v medicíne, kde patrí medzi ątandardnĂ© zobrazovacie metĂłdy. Nedávny posun v oblasti biomedickĂ©ho ultrazvuku prináąa novĂ© moÂľnosti vyuÂľitia, ako napríklad neinvazívna ultrazvuková operačná metĂłda zvaná HIFU alebo cielená aplikácia liečiv v mozgu. Obe tieto metĂłdy sa spoliehajĂş na presnĂş simuláciu ąírenia mechanickĂ©ho vlnenia v komplexných materiáloch. VzhÂľadom na zloÂľitosÂť výpočtov a veÂľkosti simulačných domĂ©n je nutnĂ© vykonávaÂť tieto simulácie na HPC infraątruktĂşrach, aby bolo moÂľnĂ© obdrÂľaÂť výsledok v prijateÂľnom čase. To vąak prináąa so sebou mnohĂ© problĂ©my, ktorĂ© je nutnĂ© prekonaÂť. Prezentácia bude zameraná na detailnejąí opis spomínaných problĂ©mov ako aj návrh spĂ´sobov rieąenia a krátke zhrnutie uÂľ implementovaných častí.
Prezentace tezí DP: Analýza síÂťovĂ©ho provozu
S narůstajícím podílem ąifrovanĂ©ho provozu je důleÂľitĂ© mít k dispozici nástroje k analýze a klasifikaci ąifrovaných dat. ©ifrovaná data jsou obvykle analyzována statisticky, jelikoÂľ nelze aplikovat metody Deep Packet Inspection nebo vyhledávání vzorů. StatistickĂ© informace lze analyzovat metodami strojovĂ©ho učení a tyto metody pouÂľít ke klasifikaci síÂťovĂ©ho provozu. Tyto přístupy jsou vąak navrÂľeny předevąím k off-line analýze, tedy k práci na dříve zachycených datech. Pro analýzu v reálnĂ©m čase je nutnĂ© urychlit sbìr statistických informací, abychom mohli zpracovat provoz v sítích s vysokou propustností linky. Urychlením extrakce statistických informací dosáhneme moÂľnosti zpracovat tyto informace v reálnĂ©m čase a budeme tak schopni je předat klasifikátoru bez nutnosti dlouhodobĂ©ho uloÂľení. AkcelerovanĂ© řeąení navíc otevře moÂľnosti integrace do SoC technologie.
Prezentaci tezí DP: MetĂłdy Určovania TaxonĂłmie v Metagenomike na Báze 16s rRNA
VĂŻaka pokročilým technolĂłgiam sekvenácie DNA a metagenomickým metĂłdam, ktorĂ© sa vyvíjali behom posledných 30 rokov, sme schopní v biologických vzorkách odhaliÂť baktĂ©rie nekultivovateÂľnĂ© v laboratĂłrnych podmienkach.SĂşčasní autori uvádzajĂş, Âľe tieto baktĂ©rie predstavujĂş viac ako 99% existujĂşcich bakteriálnych druhov. MoÂľnosÂť ich detekcie sa preto povaÂľuje za veÂľmi významný pokrok v mikrobiolĂłgii. Objem a charakter dát produkovaných pri pouÂľití metagenomických metĂłd ale kladie značnĂ© nároky na výpočtovĂ© prostriedky a vyÂľaduje pouÂľitie ąpecializovaných algoritmov. Hlavným cieÂľom mĂ´jho výskumu je návrh, implementácia a vyhodnotenie novĂ©ho algoritmu na identifikáciu baktĂ©rií pomocou metagenomických dát typu 16s rRNA. Moja doterająia práca sa sĂşstredila hlavne na reąerą sĂşčasných metĂłd, analýzu ich vlastností a návrh novej metĂłdy. Navrhnutá metĂłda bola z časti implementovaná a vyhodnotená. Výsledky jej vyhodnotenia mi pomohli ukázaÂť moÂľnosti zlepąenia navrhovanĂ©ho rieąenia a určiÂť budĂşce pokračovanie projektu.
Prezentaci tezí DP: Ovìřování korektní funkce HW komponent generovaných ze specifikace v jazyce P4
Relativnì nový programovací jazyk P4 přidává potřebnou flexibilitu síÂťovým zařízením. SíÂťová zařízení jiÂľ nebudou jen pro standardní síÂťovĂ© protokoly a kaÂľdý nový protokol nebude muset čekat dlouhou dobu na svoji standardizaci, ale programátor jednoduąe protokol přidá do jiÂľ existujícího P4 programu.
JednotlivĂ© zařízení vyrábìjí různí výrobci a volí různĂ© přístupy pro vytváření jejich architektury, to způsobí nemoÂľnost vytvoření jednoho univerzálního P4 překladače. Pro masivní nasazení P4 jazyka je nutnĂ© aby hardwarovĂ© komponenty a jednotlivĂ© překladače neobsahovaly chyby. Proto se tato práce zamìřuje na ovìření korektnosti překladu P4 programu do danĂ©ho P4 zařízení.
Prezentace moÂľností platformy i.MX
V rámci prezentace budou představeny platformy zaloÂľenĂ© na rodinì procesorů i.MX od společnosti NXP Semiconductors Czech Republic. Pozornost bude vìnována zejmĂ©na hardwarovým vlastnostem, z to plynoucím benefitům a moÂľnostem pouÂľití procesorů z rodin i.MX6 a i.MX8. RovneÂľ bude diskutována softwarová podpora OS Linux, Android a FreeRTOS k vývojovým kitům i.MX. V závìrečnĂ© části prezentaci si představíme moÂľnosti vývoje uÂľivatelských aplikací k podporovaným operačním systĂ©mům.
Schůze UPSY
Informace o projektech, publikování, činnostech na UPSY.
Vyhodnocení optimalizovaných hardwarových architektur pro vyhledávání řetìzců popsaných regulárními výrazy
Na semináři budu prezentovat výsledky publikovanĂ© na konferenci ANCS (Architectures for Networking and Communications Systems). Jedná se o experimentální a analytickĂ© vyhodnocení optimalizovaných hardwarových architektur pro vyhledávání řetìzců popsaných regulárními výrazy. NavrÂľenĂ© architektury se zamìřují na současnĂ© dosaÂľení vysokĂ© propustnosti a redukci velikosti přechodovĂ© tabulky. Budou zmínìny moÂľnosti pouÂľití daląích technik pro eliminaci neÂľádoucích vlastností pouÂľitých architektur.
Automatický návrh systĂ©mů odolných proti poruchám: Dílčí komponenty
Vyąąí Ăşroveň integrace umoÂľňuje implementovat stále sloÂľitìjąí systĂ©my, ale zároveň zvyąuje riziko vzniku poruchy. Riziko je moÂľno minimalizovat pouÂľitím technik odolnosti proti poruchám a maskováním poruch. Vyąąí sloÂľitost ale komplikuje vývoj takových systĂ©mů, který se do značnĂ© míry opírá o zkuąenosti návrháře. Cílem naąeho výzkumu je navrhnout metodu automatickĂ© konverze systĂ©mů neodolných na systĂ©my odolnĂ© proti poruchám, která by umìla pracovat nad tĂ©mìř libovolným formátem popisu. Prezentace bude vìnována dvìma podstatným komponentám výzkumu automatizace návrhu systĂ©mů odolných proti poruchám: 1) vkládání redundance a 2) akceleraci vyhodnocení výsledků. Stì¾ejní částí bude prezentace výsledků získaných bìhem posledního roku výzkumu.
Evoluční algoritmy pro přibliÂľnĂ© počítání
Ve svĂ© prezentaci se budu zabývat vyuÂľitím kooperativní koevoluce v návrhu aproximací. Ă eąený systĂ©m lze rozdìlit na více částí a jednotlivĂ© moduly evolvovat soubì¾nì pomocí koevoluce, čímÂľ lze dosáhnout lepąích výsledků, neÂľ pokud jsou jednotlivĂ© moduly evolvovány oddìlenì. KonkrĂ©tnì se zamìřím na vyuÂľití v algoritmu výpočtu histogramu orientovaných gradientů a v klasifikaci číslic.
Vyhodnocení optimalizovaných hardwarových architektur pro vyhledávání řetìzců popsaných regulárními výrazy
Na semináři budu prezentovat výsledky publikovanĂ© na konferenci ANCS (Architectures for Networking and Communications Systems). Jedná se o experimentální a analytickĂ© vyhodnocení optimalizovaných hardwarových architektur pro vyhledávání řetìzců popsaných regulárními výrazy. NavrÂľenĂ© architektury se zamìřují na současnĂ© dosaÂľení vysokĂ© propustnosti a redukci velikosti přechodovĂ© tabulky. Budou zmínìny moÂľnosti pouÂľití daląích technik pro eliminaci neÂľádoucích vlastností pouÂľitých architektur.
Automatický návrh systĂ©mů odolných proti poruchám: Dílčí komponenty
Vyąąí Ăşroveň integrace umoÂľňuje implementovat stále sloÂľitìjąí systĂ©my, ale zároveň zvyąuje riziko vzniku poruchy. Riziko je moÂľno minimalizovat pouÂľitím technik odolnosti proti poruchám a maskováním poruch. Vyąąí sloÂľitost ale komplikuje vývoj takových systĂ©mů, který se do značnĂ© míry opírá o zkuąenosti návrháře. Cílem naąeho výzkumu je navrhnout metodu automatickĂ© konverze systĂ©mů neodolných na systĂ©my odolnĂ© proti poruchám, která by umìla pracovat nad tĂ©mìř libovolným formátem popisu. Prezentace bude vìnována dvìma podstatným komponentám výzkumu automatizace návrhu systĂ©mů odolných proti poruchám: 1) vkládání redundance a 2) akceleraci vyhodnocení výsledků. Stì¾ejní částí bude prezentace výsledků získaných bìhem posledního roku výzkumu.
Evoluční algoritmy pro přibliÂľnĂ© počítání
Ve svĂ© prezentaci se budu zabývat vyuÂľitím kooperativní koevoluce v návrhu aproximací. Ă eąený systĂ©m lze rozdìlit na více částí a jednotlivĂ© moduly evolvovat soubì¾nì pomocí koevoluce, čímÂľ lze dosáhnout lepąích výsledků, neÂľ pokud jsou jednotlivĂ© moduly evolvovány oddìlenì. KonkrĂ©tnì se zamìřím na vyuÂľití v algoritmu výpočtu histogramu orientovaných gradientů a v klasifikaci číslic
Recovery of Discontinuous Solutions in Propagation Problems
When designing a correction scheme, it is important to be able to reconstruct the discontinuous solution so that the discontinuity can be handled properly. This can be tricky, especially if only a discretized field is available. In this presentation, we will look at two options in the context of wave propagation problems in a heterogeneous media, as considered in my dissertation thesis.
Analýza síÂťovĂ©ho provozu, Ăştoků a korelace IP adres
Ve svĂ© prezentaci budu mluvit o návrhu a optimalizaci metod pro vyhledávání podobností v metadatech o síÂťovĂ©m provozu. Zmíním takĂ© distribuovaný systĂ©m pro sbìr a analýza záznamů o IP tocích s nízkou reÂľií. Dále se ale zamìřím na svou aktuální práci, která se týká analýzy a korelace síÂťových Ăştoků, záznamů v blacklistech a podezřelých IP adres s cílem detekce botnetů nebo jiných neÂľádoucích skupinových aktivit.
Hardwarová akcelerace extrakce parametrů pro detekci a analýzu ąifr. provozu
Podíl ąifrovanĂ©ho síÂťovĂ©ho provozu stále narůstá. Tento fakt komplikuje případnou klasifikaci a analýzu pro statistickĂ© či bezpečnostní Ăşčely, jelikoÂľ není moÂľnĂ© analyzovat obsah dat. Musíme se tedy spolĂ©hat hlavnì na statistickĂ© informace. Ty je moÂľnĂ© snadno zpracovávat i metodami strojovĂ©ho učení. Abychom takovĂ© informace mohli vyuÂľít na vysokorychlostních sítích a pro klasifikaci v reálnĂ©m čase, musíme být schopni tyto parametry rychle zpracovat. V prezentaci bude popsáno, jakĂ© parametry můÂľeme vyuÂľít pro analýzu, a jak dlouho trvá jejich zpracování na paketovĂ© Ăşrovni. Na základì tĂ©to analýzy pak bude nastínìna moÂľná akcelerace extrakce tìchto parametrů v hardware s ohledem na jejich budoucí strojovĂ© zpracování.
HotSpot Wizard a AminokyselinovĂ© sítì
Proteiny jsou stavebním kamenem vąech Âľivých organismů a plní mnoho různých funkcí. Jsou to řetìzce aminokyselin, jejichÂľ třídimenzionální struktura i funkce závisí právì na pořadí aminkyselin. ProteinovĂ© inÂľenýrství je obor, který se snaÂľí proteiny vylepąit, dosáhnout lepąích vlastností, například vytvářet proteiny stabilnìjąí či aktivnìjąí. K tomuto Ăşčelu se provádìji mutace, tedy zámìny jednotlivých aminokyselin v proteinu za jinĂ© tak, aby protein mìl poÂľadovanĂ© lepąí vlastnosti a zároveň neztratil vlastnosti stávající, například se nestal zcela nestabilním a neztratil svou strukturu. Najít vhodná místa pro mutace a vhodnou aminokyselinu k substituci není jednoduchý Ăşkol. V první časti prezentace bych ráda představila nástroj HotSpot Wizard, který slouÂľí právì k hledání vhodných míst k mutacím v proteinech a zároveň je v nìm moÂľnĂ© vypočítat stabilitu navrÂľených substitucí. Dále představím aminokyselinovĂ© sítì, coÂľ je reprezentace proteinovĂ© struktury pomocí grafu. S vyuÂľitím aminokyselinových sítí můÂľeme redikovat, kterĂ© aminokyseliny jsou pro protein kritickĂ© a tedy by nemìly být mutovány, abychom protein nepoąkodily a rovnì¾ nám tedy mohou pomoci při vytváření lepąích proteinů.
Monitorování vysokorychlostních sítí
MnoÂľství uÂľivatelů Internetu neustále přibývá a s nimi vzrůstají i poÂľadavky na rychlost internetových sítí, jejich spolehlivost a bezpečnost. Pro zajiątìní spolehlivosti a předevąím bezpečnosti je důleÂľitým nástrojem monitorování síÂťovĂ©ho provozu. Klasifikace paketů je výpočetnì náročná, s narůstající rychlostí sítí je výkon konvenčních počítačů nedostačující, případnì je spotřeba elektrickĂ© energie vysoká. V tìchto ohledech se velice osvìdčila FPGA, kterĂ© umoÂľňují vytvořit malĂ© embedded zařízení s nízkou spotřebou a dostatečným výkonem. Nìkolik tìchto zařízení pro monitorování 1G sítí vniklo na naąí fakultì v rámci projektů MV. V tĂ©to prezentaci bude představena novì vzniklá platforma pro pracování provozu na 10G (případnì aÂľ 40G) sítích. Platforma na jedinĂ© desce kombinuje výkon FPGA Altera/Intel a síÂťovĂ©ho procesoru NXP. Tato kombinace umoÂľňuje v FPGA provádìt předzpracování síÂťovĂ©ho provozu a na procesor NXP předávat jen malou část paketů, kterĂ© budou dále (přesnìji) analyzovány. Jednou z metod klasifikace paketů je vyhledávání vzorů specifikovaných regulárními výrazy, kterĂ© se Ăşspìąnì implementuje v FPGA. Pro zvyąující se rychlosti linek, kterĂ© je nutnĂ© zpracovávat, je vąak nárůst mnoÂľství spotřebovaných zdrojů enormní. S vyuÂľitím novĂ© platformy je moÂľnĂ© v FPGA provádìt jen přibliÂľnĂ© vyhledávání, kterĂ© je upřesňováno na procesoru, a tedy zvolit si kompromis mezi mnoÂľstvím zdrojů FPGA a procesoru NXP.
Hardwarová akcelerace extrakce parametrů pro detekci a analýzu ąifr. provozu
Podíl ąifrovanĂ©ho síÂťovĂ©ho provozu stále narůstá. Tento fakt komplikuje případnou klasifikaci a analýzu pro statistickĂ© či bezpečnostní Ăşčely, jelikoÂľ není moÂľnĂ© analyzovat obsah dat. Musíme se tedy spolĂ©hat hlavnì na statistickĂ© informace. Ty je moÂľnĂ© snadno zpracovávat i metodami strojovĂ©ho učení. Abychom takovĂ© informace mohli vyuÂľít na vysokorychlostních sítích a pro klasifikaci v reálnĂ©m čase, musíme být schopni tyto parametry rychle zpracovat. V prezentaci bude popsáno, jakĂ© parametry můÂľeme vyuÂľít pro analýzu, a jak dlouho trvá jejich zpracování na paketovĂ© Ăşrovni. Na základì tĂ©to analýzy pak bude nastínìna moÂľná akcelerace extrakce tìchto parametrů v hardware s ohledem na jejich budoucí strojovĂ© zpracování.
HotSpot Wizard a AminokyselinovĂ© sítì
Proteiny jsou stavebním kamenem vąech Âľivých organismů a plní mnoho různých funkcí. Jsou to řetìzce aminokyselin, jejichÂľ třídimenzionální struktura i funkce závisí právì na pořadí aminkyselin. ProteinovĂ© inÂľenýrství je obor, který se snaÂľí proteiny vylepąit, dosáhnout lepąích vlastností, například vytvářet proteiny stabilnìjąí či aktivnìjąí. K tomuto Ăşčelu se provádìji mutace, tedy zámìny jednotlivých aminokyselin v proteinu za jinĂ© tak, aby protein mìl poÂľadovanĂ© lepąí vlastnosti a zároveň neztratil vlastnosti stávající, například se nestal zcela nestabilním a neztratil svou strukturu. Najít vhodná místa pro mutace a vhodnou aminokyselinu k substituci není jednoduchý Ăşkol. V první časti prezentace bych ráda představila nástroj HotSpot Wizard, který slouÂľí právì k hledání vhodných míst k mutacím v proteinech a zároveň je v nìm moÂľnĂ© vypočítat stabilitu navrÂľených substitucí. Dále představím aminokyselinovĂ© sítì, coÂľ je reprezentace proteinovĂ© struktury pomocí grafu. S vyuÂľitím aminokyselinových sítí můÂľeme redikovat, kterĂ© aminokyseliny jsou pro protein kritickĂ© a tedy by nemìly být mutovány, abychom protein nepoąkodily a rovnì¾ nám tedy mohou pomoci při vytváření lepąích proteinů.
Monitorování vysokorychlostních sítí
MnoÂľství uÂľivatelů Internetu neustále přibývá a s nimi vzrůstají i poÂľadavky na rychlost internetových sítí, jejich spolehlivost a bezpečnost. Pro zajiątìní spolehlivosti a předevąím bezpečnosti je důleÂľitým nástrojem monitorování síÂťovĂ©ho provozu. Klasifikace paketů je výpočetnì náročná, s narůstající rychlostí sítí je výkon konvenčních počítačů nedostačující, případnì je spotřeba elektrickĂ© energie vysoká. V tìchto ohledech se velice osvìdčila FPGA, kterĂ© umoÂľňují vytvořit malĂ© embedded zařízení s nízkou spotřebou a dostatečným výkonem. Nìkolik tìchto zařízení pro monitorování 1G sítí vniklo na naąí fakultì v rámci projektů MV. V tĂ©to prezentaci bude představena novì vzniklá platforma pro pracování provozu na 10G (případnì aÂľ 40G) sítích. Platforma na jedinĂ© desce kombinuje výkon FPGA Altera/Intel a síÂťovĂ©ho procesoru NXP. Tato kombinace umoÂľňuje v FPGA provádìt předzpracování síÂťovĂ©ho provozu a na procesor NXP předávat jen malou část paketů, kterĂ© budou dále (přesnìji) analyzovány. Jednou z metod klasifikace paketů je vyhledávání vzorů specifikovaných regulárními výrazy, kterĂ© se Ăşspìąnì implementuje v FPGA. Pro zvyąující se rychlosti linek, kterĂ© je nutnĂ© zpracovávat, je vąak nárůst mnoÂľství spotřebovaných zdrojů enormní. S vyuÂľitím novĂ© platformy je moÂľnĂ© v FPGA provádìt jen přibliÂľnĂ© vyhledávání, kterĂ© je upřesňováno na procesoru, a tedy zvolit si kompromis mezi mnoÂľstvím zdrojů FPGA a procesoru NXP.
Accelerating Data Science at the Edge Using FPGAs
Data Science has matured over the past few years with novel applications in diverse areas including health, energy, autonomous x, etc. Many of these are cyber physical social systems with strict requirements of latency, throughput and energy efficiency. With recent dramatic advances in FPGAs, these devices are being used along with multi-core and emerging memory technologies to realize advanced platforms to accelerate variety of complex applications. This talk will review our work in the Data Science Lab at USC (dslab.usc.edu) and the promise of reconfigurable computing (fpga.usc.edu) leading up to current trends in accelerators for data science. We will illustrate FPGA-based parallel architectures and algorithms for a variety of data analytics kernels in streaming graph processing and machine learning for "edge" processing. While demonstrating algorithm-architecture co-design methodology to realize high performance accelerators for graphs and ML, we demonstrate the role of modeling and algorithmic optimizations to develop highly efficient IP cores. For graph embedding, we develop a novel computationally efficient technique using graph sampling and demonstrate scalable performance. For CNN inferencing, we develop parallel frequency domain convolution algorithms and data layouts to realize high throughput and energy efficient designs using FPGAs. We conclude by identifying opportunities and challenges in exploiting emerging heterogeneous architectures composed of multi-core processors, FPGAs, GPUs and coherent memory.
BIO
Viktor K. Prasanna is Charles Lee Powell Chair in Engineering in the Ming Hsieh Department of Electrical Engineering and Professor of Computer Science at the University of Southern California. He is the director of the Center for Energy Informatics at USC and leads the FPGA (fpga.usc.edu) and Data Science Labs. His research interests include parallel and distributed computing, accelerator design, reconfigurable architectures and algorithms and high performance computing. He served as the Editor-in-Chief of the IEEE Transactions on Computers during 2003-06 and is currently the Editor-in-Chief of the Journal of Parallel and Distributed Computing. Prasanna was the founding Chair of the IEEE Computer Society Technical Committee on Parallel Processing. He is hthe Steering Co-chair of the IEEE International Parallel and Distributed Processing Symposium and the Steering Chair of the IEEE International Conference on High Performance Computing. His work has received best paper awards at leading forums in parallel computing, HPC and FPGAs, including Computing Frontiers, International Parallel and Distributed Processing Symposium, ACM International Symposium on FPGAs, among others. He is a Fellow of the IEEE, the ACM and the American Association for Advancement of Science (AAAS). He is a recipient of 2009 Outstanding Engineering Alumnus Award from the Pennsylvania State University. He received the 2015 W. Wallace McDowellArtificial Intelligence Applied fors the Real-World Systems
Artificial intelligence (AI) has in recent years taken off. In contrast to earlier promising AI periods, this time not only academic researchers are involved but also a number of large companies including Facebook and Google. At the same time, several leading persons like Bill Gates and Ellon Musk have raised possible worries about the technology which now seems to taking off.
This talk will give a brief intro to the AI field represented by biologically inspired computing and give some examples of how we have applied it at University of Oslo in several applications including robotics, health and care services and others. An introduction to our work in teaching and research using reconfigurable logic will also be included. The AI schemes are not limited to only improving software but can also be used to design and adapt hardware and the mechanics of robots. Possible risks of developing such technology would also be addressed.
BIO
Jim Torresen received his M.Sc. and Dr.ing. (Ph.D) degrees in computer architecture and design from the Norwegian University of Science and Technology, University of Trondheim in 1991 and 1996, respectively. He has been employed as a senior hardware designer at NERA Telecommunications (1996-1998) and at Navia Aviation (1998-1999). Since 1999, he has been a professor at the Department of Informatics at the University of Oslo (associate professor 1999-2005). Jim Torresen has been a visiting researcher at Kyoto University, Japan for one year (1993-1994), four months at Electrotechnical laboratory, Tsukuba, Japan (1997 and 2000) and a visiting professor at Cornell University, USA for one year (2010-2011). His research interests at the moment include bio-inspired computing, machine learning, reconfigurable hardware, robotics and applying this to complex real-world applications. Several novel methods have been proposed. He has published approximately 150 scientific papers in international journals, books and conference proceedings. 10 tutorials and several invited talks have been given at international conferences. He is in the program committee of more than ten different international conferences, associate editor of three international scientific journals as well as a regular reviewer of a number of other international journals. He has also acted as an evaluator for proposals in EU FP7 and Horizon2020 and is currently project manager/principle investigator in four projects funded by the Research Council of Norway. More information and a list of publications can be found here: http://www.ifi.uio.no/~jimtoerArchitektura klasifikace paketů pro vysoko-rychlostní sítì s ohledem na pamì
Klasifkácia paketov je dĂ´leÂľitá operácia pro velkĂ© mnoÂľstvo rĂ´znych sieÂťových Ăşloh - od prepínania alebo smerovania aÂľ po monitorovanie a bezpečnosÂť. Vąeobecne musia byÂť vyuÂľitĂ© akcelerovanĂ© architektĂşry implementujĂşce klasifikáciu aby se dosiahlo poÂľadovaných priepustností na vysoko-rychlostných síeÂťach. Vo svojej prezentácii predstavím návrh novej hardwarovej architektĂşry pre exaktnĂş klasifikáciu niekoÂľkých paketov v jednom hodinovom cykle zaloÂľenĂş na haąovaní, ktorá redukuje potrebnĂ© pamäovĂ© poÂľiadavky. Základná myąlienka je postavená na fakte, Âľe modernĂ© FPGA obsahujĂş stovky základných pamäových buniek typu BlockRAM, ku ktorým je moÂľnĂ© pristupovaÂť nezávisle. NameranĂ© výsledky ukazujĂş, Âľe navrhnutý prístup efektívne vyuÂľíva pamä a ąkáluje veÂľmi dobre so zvyąujĂşcou sa kapacitov. Navrhnutá architektĂşra je napríklad schopná dosiahnuÂť priepustnosti 2Tb/s a efektívnej kapacity vyąe 40 000 pravidiel pre IPv4 toky za cenu len 366 BlockRAM a okolo 57 000 LUT. Obsah prezentácie bol prezentovaný na na konferencii DSD2018.
Metodika návrhu řadiče rekonfigurace pro systĂ©my odolnĂ© proti poruchám
VyuÂľitĂ© SRAM-FPGA ve zvláątì nepříznivých podmínkách má řadu Ăşskalí. Hlavním problĂ©mem jsou SEU poruchy, kterĂ© postihují konfigurační pamì a tím mohou způsobit selhání celĂ©ho systĂ©mu. Pro zotavení se z nich je výhodnĂ© vyuÂľít schopnost FPGA, částečnou dynamickou rekonfiguraci. Pro ni je klíčovou komponentou její řadič, který musí zajistit vąe potřebnĂ©. Avąak existuje řada způsobů pro jeho implementaci, kterĂ© je potřeba vyhodnotit. Budu diskutovat závislost procentuální doby bìhu systĂ©mu bez selhání na dobì rekonfigurace a střední dobì mezi výskyty poruch, kterou jsme vyhodnotili pomocí simulace a takĂ© daląí smìřování výzkumu.
Platforma pro spouątìní a monitorování náročných řetìzců Ăşloh
Spouątìní vìdeckých řetìzců Ăşloh na superpočítačích je uÂľivatelsky velice náročná operace. VyÂľaduje znalost výpočetního stroje, pouÂľitých kĂłdů a jejich ąkálování. K efektivnímu spuątìní Ăşloh, kde je cílem například sníÂľení ceny výpočtu nebo naopak minimalizace výpočetního času, je nutnĂ© monitorovat aktuální vytíÂľení stroje a patřičnì přizpůsobit spouątìcí parametry jednotlivých Ăşloh danĂ© situaci. Ve svĂ© prezentaci budu prezentovat prototyp platformy, která komunikuje s uÂľivatelskými aplikacemi, umí spustit definovanĂ© řetìzce Ăşloh, monitorovat je a v případì chyby restartovat danĂ© Ăşlohy. Platforma cílí na bì¾nĂ© uÂľivatele a momentálnì bude vyuÂľívat pouze předdefinovaných řetìzců Ăşloh, u kterých se bude cílem zefektivnit jejich spouątìní. Modulární návrh platformy vąak umoÂľňuje např. roząíření o uÂľivatelsky definovanĂ© řetìzce Ăşloh.
Představení studenta 1. ročníku
Akcelerace systĂ©mů IDS pro vysokorychlostní sítì vyuÂľívající koncept SDM
SystĂ©my IDS patří mezi jednu z významných technologií pro zajiątìní bezpečnosti komunikační infrastruktury. Z důvodu vysokĂ© výpočetní náročnosti je vąak velmi obtíÂľnĂ© splnit jejich výkonnostní poÂľadavky a umoÂľnit jejich nasazení ve vysokorychlostních sítích. V rámci svĂ©ho vystoupení na semináři UPSY představím přístup, který se zamìřuje na akceleraci činnosti IDS pomocí informovanĂ©ho selektivního zahazování příchozích paketů, čímÂľ umoÂľňuje efektivnì soustředit dostupnĂ© výpočetní zdroje systĂ©mu na analýzu pouze relevantní části síÂťovĂ©ho provozu. Tuto práci jsem v průbìhu lĂ©ta prezentoval na konferenci ANCS (Symposium on Architectures for Networking and Communications Systems) a před dvìma týdny takĂ© na konferenci ICCD (International Conference on Computer Design). Na rozdíl od předchozích přístupů tento koncept neuvaÂľuje přesun celĂ©ho IDS systĂ©mu ani ÂľádnĂ© jeho části do hardwarovĂ©ho akcelerátoru, vyuÂľívá naopak softwarovĂ©ho nebo hardwarovì akcelerovanĂ©ho předzpracování (předfiltrace) části síÂťovĂ©ho provozu, který s vysokou pravdìpodobností nepředstavuje bezpečnostní hrozbu. Při zpracování vysokorychlostního provozu dosahuje tento vytvořený systĂ©m vysokĂ© kvality detekce a současnì umoÂľňuje zachování potřebnĂ© flexibility IDS.
Srovnání metod genetickĂ©ho programování při tvorbì kryptograficky zajímavých boolovských funkcí
Zvyąující se nároky na kryptografickou bezpečnost elektronickĂ© komunikace vyÂľadují neustálĂ© vylepąování ąifrovacích metod. Jednou z nich jsou proudovĂ© ąifry, kterĂ© komunikaci zabezpečují pseudonáhodným klíčem generovaným pomocí LFSR. Tato metoda je velmi rychlá a HW nenáročná, ale aby byla i bezpečná, musí být vztah mezi vnitřním stavem generátoru a generovaným klíčem zakryt pomocí kryptograficky silnĂ© boolovskĂ© funkce. JakĂ© nároky jsou na ni kladeny závisí na tom před kterými Ăştoky musí funkce poskytovat ochranu. Historicky nejĂşspìąnìjąí metodou evolučního návrhu tìchto funkcí je genetickĂ© programování. V prezentaci představím srovnání metod StromovĂ©ho, KartĂ©zskĂ©ho a Lineárního genetickĂ©ho programování při tvorbì kryptograficky zajímavých boolovských funkcí s různými nároky.
Hardware Support for Resource-Efficient Execution of Virtualized Network Functions
TUM's Chair of Integrated Systems has a decade-long experience in building Systems-on-Chip for networking and other application domains. In this talk, I will give a brief overview of our previous projects in the networking domain (FlexPath, 100-GET, ...) and will then move on to present our current research activities targeting the resource-efficient execution of virtualized network functions. By moving network functions (e.g., routing, intrusion-detection, VPN) from specialized hardware appliances to software, multiple network functions can be scheduled on the same server to increase resource utilization. However, the large spread in per-packet processing complexity combined with bursty data center traffic patterns result in high processing demand variations on milli- and microsecond timescales. To perform an efficient provisioning of hardware resources for such variable workloads while still maintaining Quality-of-Service, I will present our work on a hardware-supported Load Management Layer for Network Function Virtualization. The Load Management Layer (LML) is integrated in the network adapter and redirects network traffic to neighboring servers if local resources become overloaded. By combining several LML-enabled servers in a cluster, our simulations show that resource savings due to sharing effects can become as high as 24%. In contrast to conventional load balancers, the LML is closely coupled with each local server and thus benefits from time-accurate insight into the current resource load. Finally, I will conclude my presentation with a brief introduction of our open-source FPGA-based network tester, which we are using to assess the implementation of our research concepts.
- Petr Bardonek, Filip Kuklią, Michal Orsák, Tomáą Pelka, Stanislav Smatana
|
Datum |
Přednáąející |
|
27. dubna |
Smatana S., Kocnová J., Hyrą M. |
|
4. kvìtna |
Bordovský G., Kadlubiak K., Budiský J., Ă udová M., Vaverka F., Nikl V. |
|
11. kvìtna |
Fukač T., Kekely M., Kučera J., Vrána R., Wrona J., Iąa, R. |
|
18. kvìtna |
umbalová L., Viktorin J., Bartoą V., Matouąek J., Matouąek, D. |
|
25. kvìtna |
Nevoral J., Crha A., ©imek V., Tesař R., Dvořák M., Wiglasz, M. |
|
1. června |
Husa J., Grochol D., Keąner F., Mrázek V., Slaný K. |
|
8. června |
Pánek R., Lojda J., Krčma M., Ă ekan O., Podivínský J., Szurman K. |
Projekt TETRAMAX
TETRAMAX je H2020 projekt, ktorĂ©ho cieÂľom je podporovaÂť inováciu produktov a sluÂľieb v EU priemysle, hlavne v malých a stredných podnikoch, s vyuÂľitím aplikačne-ąpecifických digitálnych technolĂłgií (www.tetramax.eu).
Na prednáąke sa dozviete o princípoch cascaded funding v H2020 ako aj o iniciatívach Smart Anything Everywhere (SAE) a ICT Innovation for Manufacturing SMEs (I4MS). Tieto iniciatívy cez projekty ako je práve TETRAMAX poskytujĂş asistenčnĂ© a sprostredkovateÂľskĂ© sluÂľby pre transfer digitálnych technolĂłgií ako aj poskytujĂş financovanie medzinárodných experimentov pre transfer technolĂłgií (TTX) na základe otvorených verejných výziev. DanĂ© výzvy sĂş administratívne oveÂľa menej náročnĂ© a oveÂľa viac flexibilnĂ© ako tradičnĂ© projekty z národných (napr. TA Ă R) či medzinárodných (napr. H2020) zdrojov. KaÂľdý TTX projekt má obyčajne jednĂ©ho priemyselnĂ©ho a jednĂ©ho akademickĂ©ho partnera, preto je prednáąka zaujímavá ako pre priemyselnĂş, tak pre akademickĂş sfĂ©ru.
Zajiątìní flexibility a vysokĂ©ho výpočetního výkonu při zpracování síÂťovĂ©ho provozu
S nárůstem kapacity síÂťových linek se výraznì zvyąují i nároky na zpracování síÂťovĂ©ho provozu. ProtoÂľe frekvence technologií FPGA i ASIC je omezená a narůstá v čase jen velmi pomalu, počet cyklů na zpracování jednoho paketu s rychlostí síÂťových linek postupnì klesá. Při rychlosti 100 Gb/s je nutnĂ© zpracovat na frekvenci 200 MHz v kaÂľdĂ©m hodinovĂ©m cyklu jeden paket a při ąkálování propustnosti na 400 Gb/s nebo 1 Tb/s je nutnĂ© jiÂľ zpracovat v jednom cyklu nìkolik paketů najednou, coÂľ vyÂľaduje novĂ© koncepty hardwarovĂ© akcelerace. V rámci prezentace budou představeny architektury zajiąÂťující zpracování síÂťovĂ©ho provozu na rychlosti 100 Gb/s a nastínìny moÂľnosti ąkálování propustnosti ke 400 Gb/s a 1 Tb/s s ohledem na Ăşsporu hardwarových zdrojů. Současnì budou ukázány moÂľnosti jazyka P4 pro rychlĂ© prototypování hardwarovĂ© akcelerace v technologii FPGA, coÂľ nabízí pro datová centra spojení flexibility s vysokým výpočetním výkonem. Na závìr prezentace bude ukázáno krátkĂ© srovnání vlastností FPGA od společností Xilinx a Intel a budou představeny aktuálnì řeąenĂ© projekty a novì vyvinutĂ© hardwarovĂ© platformy.
Diagnostika prsou za pouÂľití fotoakustickĂ© tomografie
Dneąní vyąetření prsou, mamografie, vede k faleąnì pozitivním nebo neprůkazným výsledkům. Přes 50% Âľen bìhem 10ti let, pìti vyąetření, má alespoň jeden faleąnì pozitivní nález a absolvuje dodatečná vyąetření nebo zbytečnou lĂ©čbu. Projekt H2020 PAMMOTH si klade za cíl vytvořit diagnostický přístroj, který poskytne lepąí obraz tkánì, včetnì zobrazení krevního řečiątì. Bìhem prezentace bude naznačen princip fotoakustickĂ© tomografie(PAT) a potřebnĂ© modifikace toolboxu k-Wave pro efektivní výpočet PAT na distribuovaných systĂ©mech. Závìrem bude prezentován systĂ©m pro sbìr a předzpracování dat z PAMMOTH senzorů, kterĂ©mu se plánuji vìnovat v nadcházejících mìsících.
Evoluční syntĂ©za komplexních číslicových obvodů
Ve svĂ© prezentaci se budu vìnovat aktuálnímu stavu a výsledkům mĂ© dizertační práce, ve kterĂ© řeąím vyuÂľití řezů a CGP za Ăşčelem optimalizace rozsáhlých kombinačních obvodů.
Evolučný návrh priestorovej dekompozície simulačnej domĂ©ny
V Ăşvodnej časti objasním ako zapadá evolučný návrh priestorovej dekompozície do kontextu simulácie ąírenia ultrazvuku v Âľudskom tele. Následne sa budem venovaÂť samotnĂ©mu evolučnĂ©mu návrhu. KonkrĂ©tne formátu genotypu, prechodu od genotypu k fenotypu, výhodám a nevýhodám danĂ©ho prístupu ako aj doposiaÂľ nameraným výsledkom.
Ovìřování korektní funkce HW komponent generovaných ze specifikace v jazyce P4
V prezentaci představím tĂ©ma svĂ© dizertační práce, která se zabývá automatizací funkční verifikace obvodů vygenerovaných překladačem jazyka P4. Prezentace je konkrĂ©tnì zamìřena na funkčí verifikaci komponenty, která slouÂľí pro parsování vstupních paketů. Představím navrÂľený paketový generátor řízený na základì programu napsanĂ©m v jazyce P4. V závìru nastíním plány na vyuÂľití genetických algoritmů pro generování vstupních paketů tak, aby bylo dosaÂľeno maximálního pokrytí P4 kĂłdu v co nejkratąím simulačním čase.
Nástroj pre analýzu mikrobiĂłmu hrubĂ©ho čreva
Vo svojej prezentácii sa budem venovaÂť sĂşčasným prístupom k analýze mikrobiĂłmu hrubĂ©ho čreva, spolu s ich Ăşskaliami a prednosÂťami. ĂŹalej priblíÂľim svoju dizertáciu, ktorej cieÂľom je vývoj a implementácie metĂłd analýzy mikrobiĂłmu hrubĂ©ho čreva . PriblíÂľim sĂşčasný stav mĂ´jho projektu a popíąem plán mojej budĂşcej práce.
Bioinformatika@FIT
Ăšvodní část prezentace bude vìnována stručnĂ©mu přehledu výzkumu v oblasti bioinformatiky, který je na FIT realizován ve spolupráci s nìkolika externími pracoviąti (Biofyzikální Ăşstav AVĂ R, Loschmidtovy laboratoře, Centrum pro výzkum toxických látek v prostředí). Hlavní část prezentace pak bude zamìřena na tĂ©ma vyhledávání kvadruplexů v DNA sekvencích, kde se nám podařilo navrhnout nový algoritmus s velmi dobrou přesností detekce a publikovat jej v časopise Bioinformatics.
Numerical Solution of Problems with Jump Discontinuities
Possible approach to solve problems containing discontinuities related to medium heterogeneity will be presented. The goal is to reduce phase errors, enforce correct reflections off the interfaces, and by doing so, eliminate related artefacts resulting from the use of pseudospectral method on a low-resolution Cartesian grid. Preliminary results and future directions will be discussed in the presentation.
Platforma pro plánování, spouątìní a monitorování vysoce náročných a kooperujících Ăşloh
ReálnĂ© simulace jsou velice výpočetnĂ© náročnĂ© a vyÂľadují vyuÂľití vysoce výkonných výpočetních strojů. TakovĂ© výpočetní stroje jsou postaveny na paralelní architektuře a jsou velmi různorodĂ©. Toto vede na pouÂľití sofistikovanìjąích výpočetních technik, aby bylo moÂľnĂ© plnì vyuÂľít sílu takových strojů. K popisu komplexních jevů je nutnĂ© pouÂľít mnoÂľinu rozdílných kooperujících modelů. Toto klade vyąąí nároky na uÂľivatele a na jejich hlubokĂ© znalosti z danĂ© problematiky. Prezentovaný přístup odstiňuje uÂľivatele od sloÂľitosti spojenĂ© s plánováním a spouątìním rozsáhlých řetìzců Ăşloh. Díky uÂľivatelsky přívìtivĂ©mu rozhraní jim vąak umoÂľňuje takovĂ© výpočty spouątìt a monitorovat.
Nekonvenční technologie pro implementaci číslicových systĂ©mů
V dneąní dobì je naprostá vìtąina konvenční výpočetní elektroniky zaloÂľena na technologii CMOS a tranzistorech typu MOSFET. Pojednání k tĂ©matu disertační práce se blíÂľe vìnuje jednomu z nekonvenčních přístupů k číslicovĂ© elektronice, tzv. polymorfní elektronice. Polymorfní elektronika je schopná realizovat jedním obvodem různĂ© funkce v závislosti na stavu okolního prostředí, coÂľ můÂľe představovat v jistých aplikacích výhodu oproti konvenčnímu řeąení. Díky nedostatku kvalitních polymorfních hradel a kvalitních syntĂ©zních metod tak není v tuto chvíli nasazení polymorfní elektroniky často výhodnĂ©. Disertační práce si klade za cíl prohloubit řeąení problĂ©mu nedostatku kvalitních polymorfních hradel. Hlavním Ăşkolem bude návrh kompletních sad hradel z různých typů tranzistorů, která budou konkurenceschopná obdobným obvodům řeąeným konvenční cestou. Kompletní sady hradel by mìly v důsledku přispìt i k zavedení efektivnìjąích metod syntĂ©zy sloÂľitìjąích polymorfních obvodů. Dovolí pro návrh otevřít tĂ©mìř libovolný stavový podprostor moÂľných implementací poÂľadovanĂ©ho obvodu, coÂľ můÂľe vĂ©st buĂŻ ke zkrácení doby syntĂ©zy nebo k nalezení efektivnìjąího řeąení.
SystĂ©my odolnĂ© proti poruchám - metodika návrhu řadiče rekonfigurace
V dobì neustále se rozvíjejících nejen řídicích systĂ©mu umístìných do SRAM FPGA důraz na jejich spolehlivost neustále roste. Obzvláątì patrnĂ© je to u velice nákladných strojů, kterými jsou jak letecká tak i vesmírná zařízení. Navíc by mohlo kvůli poruąe dojít i ke ztrátám na Âľivotech. Proto je nutnĂ© zajistit odolnost proti poruchám, kterĂ© způsobuje např. sluneční záření. U SRAM FPGA je na poruchy náchylná jejich konfigurační pamì. Ve svĂ© práci se zabývám odstraňováním tìchto poruch s vyuÂľitím částečnĂ© dynamickĂ© rekonfigurace, kterou musí zajistit její řadič. Ten můÂľe být implementován různými způsoby, kterĂ© budou diskutovány v rámci vytvářenĂ© metodiky spolu se svými přínosy a Ăşskalími. Ovąem i samotný řadič rekonfigurace by mìl být odolný proti poruchám.
AminokyselinovĂ© sítì a jejich aplikace
Proteiny jsou základním kamenem vąech Âľivých organismů. Pořadí aminokyselinových reziduí v sekvenci má vliv jak na strukturu proteinu, tak na jeho funkci. Proto je důleÂľitá predikce důleÂľitosti jednotlivých reziduí pro protein, aÂť uÂľ kvůli predikci vlivu substitucí na protein, tak i kvůli výbìru vhodných míst pro mutagenezi. Jedním z přístupů k vyhledávání kritických reziduí v proteinech je analýza aminokyselinových sítí. Jedná se o grafovou reprezentaci struktury proteinu, na základì prametrů vypočtených z toho grafu je moÂľnĂ© predikovat kritičnost jednotlivých reziduí. V rámci mých tezí jsem nastudovala současný stav aplikací aminokyselinových sítí pro predikci kritických reziduí a navrhla novou metodu, která kombinuje vyuÂľití aminokyselinových sítí a biologickĂ© vlastnosti reziduí a vyuÂľívá strojovĂ© učení.
Mapování zpracování paketů popsanĂ©ho v jazyce P4 do technologie FPGA
ModernĂ© počítačovĂ© siete vyÂľadujĂş okrem spracovania paketov na vysokých rýchlostiach taktieÂľ určitĂş flexibilitu tohoto spracovania. Jednou z kritických častí spracovania paketov je klasifikácia paketov, ktorá celĂ© spracovanie riadi. Terająie prístupy ku klasifikácii paketov často nestačia na spracovanie paketov na rýchlostiach 100 Gb/s a 200 Gb/s. Prístupy, ktorĂ© danĂ© priepustnosti zvládajĂş často nie sĂş dostatočne flexibilnĂ©, nemoÂľno ich ąkálovaÂť na väčąí počet dimenzií alebo sĂş optimalizovanĂ© na jeden konkrĂ©tny prípad pouÂľitia. TĂ©ma mojej dizertačne práce sa zaoberá práve návrhom nových prístupov ku klasifikácii paketov, ktorĂ© sĂş jednak flexibilnĂ© a zároveň poskytujĂş dostatočný výkon na spracovanie paketov na vysokorýchlostných sieÂťach. K spojeniu flexibility a výkonu navyąe plánujem pouÂľiÂť jazyk P4, ktorý poskytuje dostatočnĂş flexibilitu a abstrakciu popisu spracovania paketov a technolĂłgiu FPGA, ktorá poskytuje dostatočný výkon.
Evoluce kryptograficky silných Booleovských funkcí
Kryptograficky silnĂ© booleovskĂ© funkce jsou klíčovou součástí proudových ąifer kterým poskytují ochranu před různými krypto-analytickými Ăştoky. Míra ochrany kterou je booleovská funkce schopna poskytnout je omezena počtem jejích vstupů a existuje tedy potřeba vyhledávat stále novĂ©, vìtąí a silnìjąí funkce. Jedním z přístupů který se v tomto oboru ukázal být velmi perspektivní je genetickĂ© programování. I to vąak čelí řadì obtíÂľí, způsobených předevąím velikostí vyhledávacího prostoru a náročností výpočtu jednotlivých kryptografických vlastností. V pojednání k tĂ©matu disertační práce poskytuji shrnutí nejdůleÂľitìjąích vlastností booleovských funkcí, evolučních algoritmů pouÂľitých k jejich nalezení, a navrhuji způsob jak současnĂ© přístupy zefektivnit tak, aby bylo dosaÂľeno tvorby stejnì silných funkcí, při výraznĂ© Ăşspoře výpočetních prostředků.
CERN pohledem informatika
Formou obrazovĂ© prezentace budou představena vybraná pracoviątì EvropskĂ© organizace pro jaderný výzkum (CERN) jako shrnutí exkurze zájemců z UPSY, která probìhla 25.1.2018. KonkrĂ©tnì bude pojednáno o částicových urychlovačích, představujících stì¾ejní technologie tĂ©to instituce, a to nejprve obecnì a návaznì podrobnìji se zamìřením na vybranĂ© typy urychlovačů a experimenty na nich provádìnĂ© (např.LINAC, LEIR, AD a výzkum antihmoty, LHC). Nebude chybìt ani ukázka výpočetní techniky, bez níÂľ se tento výzkum neobejde, třebaÂľe z trochu jinĂ©ho pohledu.
Evolutionary Test & Verification of Microprocessors
Abstract: Bio-inspired heuristics have been consistently exploited for solving CAD problems since the 1990s, although their usage is not always apparent. Nowadays, scholars and practitioners could find new opportunities to collaborate: on the one hand, Genetic Programming, and his recent good son Genetic Improvement; on the other hand, test and validation of microprocessor, with ever pressing problems such as test compaction or software-based self-test. The presentation will show the peculiarities of the problems, sketch the main requirements for an evolutionary methodology to be useful, survey few success stories, and suggest possible future applications.Bio: Giovanni Squillero is an associate professor of computer science at Politecnico di Torino, Department of Control and Computer Engineering. After attending a classical lyceum, he enrolled in the electronic engineering program, but eventually got both his M.S. and Ph.D. in computer engineering. Nowadays Squillero's research mixes the whole spectrum of bio-inspired metaheuristics and computational intelligence with selected topics in electronic CAD, games, multi-agent systems. Other activities focus on the development of optimization techniques able to achieve acceptable solutions with limited amount of resources, mainly applied to industrial problems. Squillero is a Senior Member of the IEEE and serves in the IEEE Computational Intelligence Society Games Technical Committee. He is a member of the editorial board of Genetic Programming and Evolvable Machines since 2012. Up to January 2018, Squillero authored 3 books, 24 journal articles, 9 book chapters, and 133 papers in conference proceedings; he is also credited among the editors in 15 publications.
HPC Research Group
Abstract: In this talk, research activities of a newly established research group focused to high performance and scientific computing will be introduced. The group is working under CERIT-SC center, which maintains computing resources, storage and performs both in-house computer-science research and interdisciplinary research with partners. First, the center, its research and research projects solved by the HPC research group will be briefly introduced. Second, two examples will be discussed in greater details: autotuning of CUDA/OpenCL kernels and acceleration of cryo-EM software.Bio: Jiri Filipovic currently works as head of research group High Performance Computing in CERIT-SC, Institute of computer science, Masaryk University. He holds PhD from Faculty of Informatics, Masaryk University. His research interests focus on an area of high performance and scientific computing. He focus on code parallelization and performance optimization for conventional processors and accelerators (from hand-tunning of existing applications to automatic methods improving code efficiency). He is also interested in many areas of applied computing, such as computational problems from chemistry and biology, or real-time modeling of deformations (e.g. simulations of soft tissues).
Modelování a analýza (real-time) systĂ©mů
Zájemcům představím základní aspekty mnou pouÂľívaných prostředků modelováni a analýzy (real-time) systĂ©mů. Výpočetní model tìchto prostředků vychází z časovaných automatů (timed automata, TA) a jejich mnohých roząíření (probabilistic TA, stochastic TA, priced TA, stopwatch TA, ...). KonkrĂ©tní systĂ©m je modelován jako síÂť potencionálnì vzájemnì komunikujících TA, poÂľadovanĂ© vlastnosti systĂ©mu jsou vyjádřeny v roząířenĂ©m jazyku odnoÂľe CTL logiky. Analýza systĂ©mu je realizována metodou ovìřování modelu (model checking, MC), který je klasicky symbolicky, tj. 100% garantující ne/splnìní danĂ© vlastnosti v celĂ©m stavovĂ©m prostoru moÂľných chování systĂ©mu; zejmĂ©na u komplexních systĂ©mů vąak můÂľe být výsledek takovĂ©ho ovìřování "v nedohlednu". Alternativou ke klasickĂ©mu MC je např., na simulaci zaloÂľený, statisticky model checking, u kterĂ©ho se spokojíme s určitou, předem danou, chybou/nepřesností při ovìřovaní modelu. Nad výąe zmínìnými prostředky lze vyuÂľít daląí nadstavby jako např. syntĂ©zu, učení, optimalizaci či vyhodnocení strategií řízení modelovaných systĂ©mů. Vzhledem k náročnosti a komplexnosti problematiky a snaze/výzvì vąe vmìstnat cca do 50 minut se vynasnaÂľím zásadní představit formou předem připravených ilustrativních demo ukázek v prostředí frameworku UPPAAL.
Schůze UPSY
Informace o projektech, publikování, činnostech na UPSY.
Metody charakterizace a rozpoznávání časovĂ©ho průbìhu neuro-signálů
Prezentace bude primárnì zamìřena na metody pro charakterizaci a rozpoznávání tvaru / časovĂ©ho průbìhu signálů pocházejících z populací neuronů, konkrĂ©tnì inter-iktálních spiků vyskytujících se v iEEG nahrávkách pacientů, trpících epilepsií. NavrhovanĂ© a pouÂľitĂ© metody jsou obecnì aplikovatelnĂ© takĂ© na daląí typy časových průbìhu (tvarů) v biomedicínských signálech (např. HFO v iEEG, QRS komplexy v EKG, myo-elektrickĂ© aktivace, detekce a spike sorting z mikroelektrodových polí, a daląí). KonkrĂ©tnì budou představeny metody vyuÂľívající rozmístìní popisných bodů a takĂ© metody postavenĂ© na konvolučních neuronových sítích.
Dynamická optimalizace spotřeby na moderních systĂ©mech
V dizertační práci se zabývám dynamickou optimalizací energetickĂ© spotřeby za bìhu algoritmu. Efektivita se dá zlepąit nejenom optimalizací hardwarových parametrů (frekvence, počet vyuÂľitých jader,...), ale takĂ© pomocí aplikačních parametrů, u kterých předpokládáme minimální vliv na správnost výsledku (např. metoda dekompozice, metoda řeąení rovnic, strategie MPI komunikace atd.). Dohromady tato sada promìnných tvoří optimalizační problĂ©m, jehoÂľ optimalní řeąení se snaÂľím nalĂ©zt. V prezentaci představím jak dosaÂľenĂ© výsledky, tak plány do budoucna.
O disertační práci a nabíjecí stanici
Budu mluvit o svĂ© disertační práci, o FPNN, kterĂ© v ní pouÂľívám, a o svých plánech jak v disertaci pokračovat a dále pak o svých daląích činnostech na fakultì, předevąím o vývoji nabíjecí stanice pro elektromobily.
Approximating Complex Arithmetic Circuits with Formal Error Guarantees: 32-bit Multipliers Accomplished
Na semináři představím novou metodu, která umoÂľňuje aproximaci aritmetických obvodů s matematickou garancí aproximační chyby. Tato metoda unikátním způsobem spojuje techniky formální verifikace aproximovaných obvodů a algoritmu pro prohledávání stavovĂ©ho prostoru. Klíčovou myąlenkou naąeho přístupu je to, Âľe hledáme obvody, kterĂ© jsou jednoduąe verifikovatelnĂ©. Seminář vychází se společnĂ© práce naąí skupiny EHW a skupiny VeriFIT a která byla prezentována na konferenci ICCAD'17 (A-rank).
Rychlejąí a přesnìjąí analýza síÂťových dat
Ve svĂ© prezentaci shrnu stávající stav svĂ©ho výzkumu, představím co jsem dìlal přes prázdniny a jakým smìrem se bude ubírat má daląí práce. Bude se tedy jednat o popis metody, vyuÂľívající Bloomových filtrů pro zrychlení dotazování nad flow daty indexováním IP adres a prezentaci výsledků. Dále o výklad z oblasti předzpracování flow dat s cílem zkvalitnìní tìchto dat pro přesnìjąí analýzu a nakonec uvedení do tĂ©matu dotazování nad databází síÂťových událostí.
Evoluční návrh aplikací s ohledem na zpoÂľdìn
Ve svĂ© prezentaci představím poslední dosaÂľenĂ© výsledky v oblasti evolučního návrhu (síÂťových) aplikací s ohledem na jejich zpoÂľdìní. Dále bude představen plán vedoucí k dokončení disertační práce.
Automatizace návrhu systĂ©mů odolných proti poruchám pomocí vysokoĂşrovňovĂ© syntĂ©zy
V prezentaci bude představen způsob zavádìní odolnosti proti poruchám (OPP) při vyuÂľití jednĂ© z nových metod návrhu, nazývanĂ© vysokoĂşrovňová syntĂ©za (High-Level Synthesis, HLS). HLS je zaloÂľena na konverzi algoritmu do popisu na Ăşrovni RTL. Naąe metoda vkládá redundanci na Ăşrovni algoritmu před samotným zpracováním pomocí HLS. Prezentace cílí na experimentální vyhodnocení tĂ©to metody a dále se zabývá kvantifikací "důleÂľitosti" jednotlivých operací v algoritmu, jejichÂľ zabezpečením je celková OPP výslednĂ©ho systĂ©mu zvýąena za určitou cenu, kterou představuje plocha na čipu.
Evoluční algoritmy pro přibliÂľnĂ© počítání
Ve svĂ© prezentaci se budu zabývat vyuÂľitím (ko)evolučních algoritmů v návrhu přibliÂľných obvodů, konkrĂ©tnì na algoritmu výpočtu histogramu orientovaných gradientů. Tento algoritmus se pouÂľívá pro předzpracování obrazových dat pro detekci osob či jiných objektů. Zavedením aproximací lze nejen urychlit výpočet, ale takĂ© dosáhnout vìtąí přesnosti detekce v porovnání se standardní implementací.
From Biology to Hardware - Can Social Insects Organise Distributed Systems?
Abstract: The increasing versatility, performance, compactness and power efficiency of today's electronic systems is pushing technology to its physical limits, making designing robust systems extremely challenging. Biological organisms have long since accomplished the feat of operating reliably with highly variable components, as well as maintaining and tuning themselves in changing environments, when faults occur or they are otherwise perturbed. Such biological mechanisms inspire how hardware could evolve and how electronic systems could self-organise and self-repair. Evolutionary systems are about hardware and software that can autonomously adapt their structure and behaviour in order to optimally carry out specific tasks under changing conditions, taking inspiration from biological organisms with evolution as nature's guiding principle. Circuits can be evolved from in silico Primordial Soup, shape evolves into function and unexpected material properties are uncovered and made useful. In nature there are many examples of systems that, unlike traditional computing architectures, cope well with having thousands of computing elements, social insects being one of them. Starting with a single individual, a queen, many social insect colonies quickly grow to hundreds of thousands of cooperating individuals with a moderate amount of intelligence and without central control. In this talk I will introduce many-core computing platforms, Centurion and Graceful, and discuss how algorithms inspired by such insects could be applied to produce self-organising, self-optimising and self-healing "colonies" of computing platforms in the future, comprising of hundreds of nodes.
Bio: Martin is a Senior Lecturer (Associate Professor) in the Department of Electronics at York. His research interests include variability-aware analogue and digital hardware design, biologically motivated models of hardware design, evolutionary computation, and autonomous fault-tolerance. His vision is to create novel architectures and autonomous systems, which are dynamically self-optimising and inherently fault-tolerant, by porting key enabling features and mechanisms from nature to hardware. He is co-investigator on 3 currently running EPSRC / DSTL projects: Platform Grant - Bio-inspired Adaptive Architectures and Systems (EP/K040820/1), Graceful (EP/L000563/1) and Complex In-materio Computation for Robust Dynamical Control, as well as on the previous EPSRC project PAnDA (EP/I005838/1). He is a senior member of the IEEE, a member of the DPG, co-chair of the International Conference of Evolvable Systems (ICES), and vice chair of the IEEE Task Force on Evolvable Hardware.
Approximate Arithmetic Circuits and Applications
Abstract: Often as the most important arithmetic modules in a processor, adders, multipliers and dividers determine the performance and energy efficiency of many computing tasks. The demand of higher speed and power efficiency, as well as the feature of error resilience in many applications (e.g., multimedia, recognition and data analytics), have driven the development of approximate arithmetic design. In this talk, a review and classification are presented for the current designs of approximate arithmetic circuits including adders, multipliers and dividers. A comprehensive and comparative evaluation of their error and circuit characteristics is performed for understanding the features of various designs. By using approximate multipliers and adders, the circuit for an image processing application consumes as little as 47% of the power and 36% of the power-delay product of an accurate design while achieving a similar image processing quality. Improvements in delay, power and area are obtained for the detection of differences in images by using approximate dividers.
Bio: Dr. Jie Han received the B.Sc. degree in electronic engineering from Tsinghua University, Beijing, China, in 1999 and the Ph.D. degree from Delft University of Technology, The Netherlands, in 2004. He is currently an associate professor in the Department of Electrical and Computer Engineering at the University of Alberta, Edmonton, AB, Canada. His research interests include approximate computing, stochastic computation, reliability and fault tolerance, nanoelectronic circuits and systems, novel computational models for nanoscale and biological applications. Dr. Han and coauthors received the Best Paper Award at the International Symposium on Nanoscale Architectures 2015 (NanoArch 2015) and Best Paper Nominations at the 25th Great Lakes Symposium on VLSI 2015 (GLSVLSI 2015) and NanoArch 2016. He was nominated for the 2006 Christiaan Huygens Prize of Science by the Royal Dutch Academy of Science. His work was recognized by Science, for developing a theory of fault-tolerant nanocircuits (2005). He is currently an associate editor for IEEE Transactions on Emerging Topics in Computing (TETC) and IEEE Transactions on Nanotechnology. He served as a General Chair for GLSVLSI 2017 and the IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems (DFT 2013), and a Technical Program Chair for GLSVLSI 2016 and DFT 2012.
První počítače u nás a prof. A. Svoboda
V úvodní přednáące workshopu bude uveden význam a podíl prof. A Svobody v souvislosti s realizací prvního relĂ©ovĂ©ho a prvního elektronkovĂ©ho počítače v českých zemích u příleÂľitosti letoąního 110. výročí jeho narození. Zmínìny budou i jeho zásluhy v oblasti vyuÂľití analogových počítačů při automatickĂ©m řízení protiletadlovĂ© palby u nás i v USA.
Součástí workshopu před diskuzí bude promítnutí krátkĂ©ho videa s rozhovory jeho spolupracovníků z VýzkumnĂ©ho Ăşstavu matematických strojů Praha i ze zahraničí.
RozsáhlĂ© ultrazvukovĂ© simulace
Na semináři budou představeny výsledky dosaÂľenĂ© novou aproximačí metodou dekompozice domĂ©n pro Fourierovy spektrální metody (k-Wave) pouÂľívanĂ© pro řeąení ąíření ultrazvukových vln. Diskutováno bude předevąím ąkálování a efektivita metody na moderních clusterech (s GPU), ale takĂ© její nedostatky a daląí moÂľná vylepąení.
PouÂľití optimalizovaných architektur pro vyhledávání vzorů v síÂťových datech pro dosaÂľení vysokĂ© propustnosti zpracování
Prezentace bude zamìřena na vyuÂľití techniky Delayed Input DFA (Deterministic Finite Automaton) (D2FA), která redukuje velikost přechodovĂ© tabulky det. konečnĂ©ho automatu za cenu provedení více přechodů (tzv. výchozích přechodů) pro přijetí jednoho vstupního symbolu. Bude představena analýza pravdìpodobnosti výskytu tohoto jevu na reálných síÂťových datech pro různĂ© stupnì omezení počtu provedených výchozích přechodů. Na základì analýzy bude představena modifikace dříve publikovanĂ© paralelní architektury se zřetìzenými automaty pro propustnosti 100Gb/s a vyąąí, která umoÂľňuje vyuÂľít techniku D2FA.
Návrh polymorfních obvodů zaloÂľených na ambipolárních tranzistorech
V prezentaci shrnu stav svĂ© disertační práce, která je zamìřena na návrh polymorfních obvodů na Ăşrovni ambipolárních tranzistorů. Vìtąí pozornost bude vìnována výsledkům mĂ©ho výzkumu za posledního půl roku, mimo jinĂ© návrhu vąech dvou a více vstupých hradel řízených polaritou napájecího napìtí, kterĂ© by ąly vyuÂľít při syntĂ©ze sloÂľitìjąích obvodů, a výpočetní Ăşplnosti tĂ©to polymorfní elektroniky.
- Gabriel Bordovský, Radek Iąa, Kristián Kadlubiak, Jitka Kocnová, Stanislav Smatana
|
Datum |
Přednáąející |
|
28. dubna |
Fukač T., Kekely M.,
Vrána R., Matouąek D., Matouąek J. |
|
5. kvìtna |
Kekely L., Bartoą V., Wrona J., Krobnot P., Dvořák M. |
|
12. kvìtna |
Nevoral J., Crha A., ©imek V., Tesař R.,
Vitkorin V., Koąař V. |
|
19. kvìtna |
Husa J., Kidoň M., Wiglasz M., Grochol D.,
Keąner F., Mrázek V. |
|
26. kvìtna |
Hrbáček R., Slaný K., Drahoąová M., Minařík
M., Szurman K., Mičulka V. |
|
2. června |
Pánek R., Lojda J., Krčma M., Ă ekan
O., Podivínský J. |
|
9. června |
Budiský J., Ă udová M., Vaverka F., Nikl V.,
Hyrą M. |
Framework pro plánování a monitorování vysoce náročných výpočtů.
LidĂ© z různých vìdeckých odvìtví potřebují často provádìt různĂ© simulace na různých výpočetních prostředcích. Toto vąak vyÂľaduje pokročilou znalost počítačových technologií, samotnĂ© simulace a výpočetního prostředku. Prezentovaný framework řeąí problĂ©m komunikace s různými výpočetními prostředky, plánování Ăşloh a jejich monitorování bez nutnosti interakce s uÂľivatelem.
Shluková analýza záznamů o IP tocích
Intrusion detection systĂ©my jsou důleÂľitou součástí administrace sítì, ale paketovĂ© IDS na vysokorychlostních sítích naráÂľí na svĂ© výkonnostní limity. Jedním řeąením tohoto problĂ©mu je zamìřit detekci na datovì mĂ©nì náročnĂ© záznamy o IP tocích. Tato oblast nabízí novĂ© moÂľnosti analýzy, ale takĂ© přináąí problĂ©my v podobì např. nedostupnosti kvalitní anotovanĂ© datovĂ© sady. V prezentaci se proto zamìřím na aplikaci shlukovĂ© analýzy bez pouÂľití labelů, na moÂľnosti jejího urychlení a vyuÂľití výsledků.
Ă adič rekonfigurace pro systĂ©my odolnĂ© proti poruchám
V dneąní dobì se pro systĂ©my odolnĂ© proti poruchám vyuÂľívají FPGA, protoÂľe umoÂľňují zmìnu svĂ© konfigurace po detekci poruchy a tudíÂľ obnovení původní funkce. Setkat se s nimi můÂľeme například u letadel nebo kosmických zařízení. Ve vesmíru mají FPGA problĂ©m s radioaktivním zářením, kterĂ© způsobuje poruchu v podobì překlopení bitů jejich konfigurační pamìti. DůleÂľitou komponentou pro zajiątìní spolehlivosti je řadič částečnĂ© dynamickĂ© rekonfigurace, který je schopen obnovit správnou funkci systĂ©mu po rozpoznání poruchy. Je nutnĂ©, aby i samotný řadič byl odolný proti poruchám. V prezentaci budou představeny způsoby k zajiątìní odolnosti proti poruchám a jejich vyuÂľití pro zabezpečení řadiče rekonfigurace.
Hledání Bent Booleovských funkcí pomocí paralelního LGP
Bent BooleovskĂ© funkce jsou jedním z primitiv nutných k tvorbì bezpečných kryptografických algoritmů. Zvyąování jejich bezpečnosti vyÂľaduje pouÂľití Bent funkcí s vyąąím počtem vstupů, který sniÂľuje jejich relativní četnost a výraznì zvyąuje náročnost jejich nalezení. Jedním z v současnosti pouÂľívaných přístupů řeąení tohoto problĂ©mu je genetickĂ© programování, kterĂ© se jiÂľ dříve ukázalo jako pouÂľitelnĂ©, ale trpí problĂ©my se ąkálovatelností. Prezentace představí nový způsob řeąení problĂ©mu pomocí paralelizovanĂ©ho lineárního genetickĂ©ho programování překonávající dřívìjąí přístupy.
Akcelerace správy front v hardwaru
Abstrakt: Správa front paketů v síÂťových prvcích je klíčovou funkcionalitou k zajiątìní kvality síÂťových sluÂľeb (QoS). S narůstající rychlostí síÂťových linek vąak vzrůstají i nároky na výpočetní výkon a velikost front. Z tohoto důvodu je tato funkcionalita akcelerována v hardwaru, nejčastìji jako specializovaný ASIC s integrovanou pamìtí. Funkcionalita tìchto řeąení je vąak omezena jen na nìkolik předem definovaných algoritmů správy front. V prezentaci bude představen architektura správy front, která umoÂľňuje uÂľivatelskou definici algoritmu správy front a která pro realizaci front vyuÂľívá externí pamì DRAM.
Framework DPDK v Ăşloze NFV a jeho akcelerace
S narůstající rychlostí síÂťových linek narůstají takĂ© nároky na zařízení pro jejich zpracování. Specializovaná HW řeąení jsou schopná zpracovat rychlosti aÂľ 100 Gbps avąak jejich nasazení můÂľe být nákladnĂ©. Pro rychlosti 10 a 40 Gbps je se jeví jako jedna z moÂľností pouÂľití virtualizace síÂťových funkci (NVF), kterou lze provozovat na bì¾nì dostupnĂ©m serverovĂ©m HW. Vlastní zpracování pak můÂľe zajistit SW řeąení jako například framework DPDK. V prezentaci se tedy zamìříme na dostupnĂ© moÂľnosti vyuÂľití DPDK pro Ăşlohu NFV, a takĂ© moÂľnosti daląího urychlení za pomocí HW.
Case Study on Temporal Parallelization of Ultrasound Waves Propagation
This presentation provides a brief overview of two numerical methods that can be used to implement temporal parallelism, ParaREAL and PFASST. Their suitability for ultrasound wave propagation, as an extension to the k-Wave toolbox, is discussed.
Optimalizácia a paralelizácia klasifikácie paketov pomocou DCFL
Klasifikácia paketov na vysokých rýchlostiach (100 Gbps a viac) patrí medzi k¾účovĂş funkcionalitu mnohých sieÂťových zariadení. V prezentácii bude predstavená hardvĂ©rová architektĂşra klasifikácie paketov zaloÂľená na algoritme DCFL a techniky pouÂľitĂ© na optimalizáciu a paralelizáciu tejto architektĂşry. PrezentovanĂ© techniky umoÂľňujĂş ąkálovaÂť priepustnosÂť za cenu zvyąujĂşcich sa pamäových nárokov. Hlavným prínosom je schopnosÂť maximalizovaÂť priepustnosÂť architektĂşry pre obmedzenĂ© mnoÂľstve pamäti alebo naopak minimalizovaÂť spotrebu pamäových zdrojov pri garantovaní určitej prieputsnosti.
Functional Genetic Programming with Host Language Combinators
The automatic computer program generation is a complex job mainly due to the wast state space. By utilizing evolutionary design and purely functional programming techniques the state space can be dramatically reduced. The work focuses on using combinatorial calculus to greatly simplify genetic operators and exploitation of purely functional techniques such as strong static typing and referential transparency to evolve complex computer programs.
Prezentace tezí disertační práce:
Odolnost proti poruchám v HLS pomocí Ăşprav vstupní
specifikace
Stále
častìji jsou vyuÂľívány metody návrhu číslicových systĂ©mů
pomocí vysokoĂşrovňovĂ© syntĂ©zy, High-Level Synthesis (HLS).
Vstupem HLS je specifikace algoritmu, např. v nìkterĂ©m vyąąím
programovacím jazyce, výstupem HLS je popis obvodu na Ăşrovni RTL.
V prezentaci představím stručný Ăşvod do problematiky a
novou metodu zavádìjící odolnost proti poruchám do HLS pomocí
Ăşprav na Ăşrovni vstupní specifikace. Dále bude uvedeno
vyhodnocení metody v jejím současnĂ©m stavu na případovĂ©
studii.
Prezentace tezí disertační práce: Pattern-matching in high-speed computer networks
Hledání řetìzců je klíčovou operací v aplikacích pro monitorování a zajiątìní bezpečnosti počítačových sítí. Současnì rostoucí objem dat přenáąených po sítích vyÂľaduje pouÂľití síÂťových linek s vysokou propustností, přičemÂľ na páteřních spojích se začínají pouÂľívat síÂťovĂ© linky s propustností 100Gb/s. Hledání řetìzců je časovì náročná operace, která na tìchto rychlostech vyÂľaduje hardwarovou akceleraci. ProblĂ©mem publikovaných hardwarových architektur navrÂľených pro hledání řetìzců je, Âľe je nelze ąkálovat na propustnost 100Gb/s. Prezentace představuje slabiny publikovaných hardwarových architektur a představuje novou architekturu ąkálující na propustnost 100Gb/s a výąe.
Prezentace tezí disertační práce: Vývoj vìdeckých aplikací akcelerovaných pomocí GPU clusterů
Na semináři bude představena nová aproximační metoda dekompozice domĂ©n pro Fourierovy spektrální metody řeąení PDE v kontextu ąíření ultrazvukových vln. Důraz bude kladen na ąkálovatelnost a efektivitu metody na moderních superpočítačových architekturách s vyuÂľitím akcelerátorů.
Prezentace tezí disertační práce: Evoluční algoritmy pro přibliÂľnĂ© počítání
V poslední dobì je kladen stále vìtąí důraz na sniÂľování energetickĂ© náročnosti elektronických obvodů. Jedním z moÂľných řeąení tohoto problĂ©mu můÂľe být přibliÂľnĂ© (aproximační) počítání, kterĂ© vychází z předpokladu, Âľe v mnoha bì¾ných aplikacích není nutnĂ© trvat na absolutní přesnosti vąech výpočtů. Například u multimĂ©dií lze chyby tolerovat díky nedokonalostem lidských smyslů, čehoÂľ se vyuÂľívá například v algoritmech pro kompresi obrazu či zvuku. Nosnou myąlenkou přibliÂľnĂ©ho počítání je, Âľe pokud budeme tolerovat jistou chybu ve výpočtu, můÂľeme vytvořit výkonnìjąí a energeticky Ăşspornìjąí zařízení. Jednou z moÂľností, jak tvořit přibliÂľnĂ© obvody, je pouÂľití genetickĂ©ho programování, nevýhodou tohoto přístupu je vąak ąpatná ąkálovatelnost a dlouhá doba výpočtu. SloÂľitìjąí obvody lze evolučnì navrhovat například tak, Âľe se rozdìlí na menąí části, kterĂ© se pak vyvíjejí samostatnì. Zde můÂľe být nevýhodou, Âľe jednotlivĂ© části neví o svĂ©m okolí. Ve svĂ© práci se chci zamìřit na vyuÂľití koevolučních algoritmů, ve kterých se jednotlivĂ© části vyvíjí samostatnì v oddìlených populacích, ale tyto populace spolu mohou interagovat. PouÂľitím tohoto přístupu by tak mìlo být moÂľnĂ© dosáhnout lepąích výsledků neÂľ při pouÂľití bì¾ných evolučních algoritmů.
ClassBench-ng: recasting ClassBench after a decade of network evolution
Internet evolution is driven by a continuous stream of new applications, as well as users driving the demand for these services. To keep up with this, a never-stopping research has been transforming the Internet ecosystem over the time. Technological changes/improvements on both protocols (the uptake of IPv6) and network architectures (the adoption of SDN) introduced new challenges for ASIC designers. In particular, IPv6 and OpenFlow increased the complexity of the rule matching problem, forcing researchers to build new packet classification algorithms able to keep pace with a steady growth of link speed. As a result, despite lots of research has been carried out over the last years, packet classification is still a hot topic.
The availability of small numbers of real rule sets and synthetic ones, generated with tools such as ClassBench, has boosted research in the IPv4 world. In this talk I will present ClassBench-ng, a new open source tool for the generation of synthetic IPv4, IPv6 and OpenFlow 1.0 rule sets showing similar characteristics of real ones. This tool was built upon results of an analysis of rule sets taken from current operational environments with the aim of meeting the requirements of nowadays researchers and boosting the rule matching research as ClassBench has done since ten years ago.
Evoluční návrh mikroprogramových architektur
Návrh mikroprogramových architektur můÂľe být časovì velmi náročný. V prezentaci bude představena platforma pro automatizovaný návrh tìchto architektur společnì s ukázkami řeąení navrÂľených touto platformou pro různĂ© problĂ©my. Hlavní výhodou prezentovanĂ© platformy je předevąím moÂľnost hledat řeąení problĂ©mů z různých domĂ©n beze zmìn platformy pouze určením přísluąných omezení a fitness funkce.
Pammoth - FotoakustickĂ© snímkování prsou
Na semináři bude představen novì získaný projekt H2020 Pammoth a role výzkumnĂ© skupiny SC@FIT v tomto projektu. Cílem projektu Pammoth je vytvořit fotoakustický mamograf určený k neinvazivnímu screeningu prsou za Ăşčelem včasnĂ© identifikace rakovinových loÂľisek.
Building a Feedback Loop to Capture Evidence of Network Incidents
Flow measurement is extremely useful in network management, however, in some cases it is vital to observe the packets in full detail. To this end, we propose combining flow measurement, packet capture and network behavioral analysis. The evaluation of the proposed system shows its feasibility even in high-speed network environment.
Přeprogramovatelná architektura pro vyhledávání řetìzců popsaných regulárními výrazy v FPGA
V přednáące bude představena architektura pro vyhledávání řetìzců popsaných regulárními výrazy v FPGA, jenÂľ pro zmìnu mnoÂľiny regulárních výrazů nepotřebuje provĂ©st rekonfiguraci FPGA. PouÂľití tĂ©to architektury je vhodnĂ© například ve vestavìných zařízeních zaloÂľených na Xilinx Zynq, kterĂ© musí být schopnĂ© samostatnì zmìnit mnoÂľinu regulárních výrazů.
Optimalizácia verifikácie procesorov pomocou genetickĂ©ho algoritmu.
V prezentácii stručne predstavím, akým spĂ´sobom prebieha verifikácia procesorov v spoločnosti Codasip a akĂ© verifikačnĂ© nástroje vyvinul mĂ´j tím za posledných 5 rokov. ĂŹalej ukáÂľem novĂ© výsledky mĂ´jho optimalizačnĂ©ho algoritmu, ktorý som navrhla v rámci mojej dizertačnej práce a ktorĂ© práve spisujem do časopiseckej publikácie.
Schůze UPSY
informace o projektech, publikování, činnostech na UPSY.
Logická syntĂ©za polymorfních obvodů
Na prezentaci uvidíte výsledky mĂ© činnosti za posledního půl roku, týkající se návrhových metod polymorfní elektroniky. V současnosti pracuji na implementaci syntĂ©zní metodiky pracující s And-Inverter grafy, jejíÂľ princip bude vysvìtlen. A protoÂľe máme před Vánočním večírkem, na odlehčení promítnu záÂľitky z Ameriky.
Ambipolární tranzistory pro multifunkční obvody
V rámci prezentace budou představeny výsledky experimentů s tranzistory, kterĂ© vykazují mabipolární chování. Dále bude zmínìn systĂ©m pro automatizaci charakterizace a analýzy vzorků organických tranzistorů, který byl vyvinut ve spolupráci s týmem prof. Weitera z FCH VUT.
Nekonvenční technologie pro číslicovĂ© systĂ©my
V současnĂ© dobì je
vìtąina výpočetních strojů zaloÂľena na prvcích na bázi
anorganických polovodičů, jako je křemík. Takovými prvky jsou
tranzistory v roli spínacích prvků, z nichÂľ se staví logická
hradla, realizující základní boolovskĂ© funkce. Z hradel se
pomocí prostředků syntĂ©zy sestavují sloÂľitìjąí obvody, kterĂ©
jiÂľ mohou realizovat algoritmus nebo výpočet. Pro návrh takovĂ©
elektroniky jsou známy automatizovanĂ© postupy a takĂ© řeąení
realizující řadu potřebných funkcí.
Na Ăşrovni
tranzistorů i hradel vąak existují alternativní řeąení, která
mohou do systĂ©mu, v nìmÂľ jsou pouÂľita, přináąet určitĂ©
výhody. Na tìchto Ăşrovních lze ovlivnit fyzikální vlastnosti
výslednĂ©ho produktu (nároky na výrobní technologie, rozmìry,
rychlost obvodů, apod). To můÂľe přináąet výhody v moÂľnosti
nových aplikací, konvenční elektronikou jen obtíÂľnì
dosaÂľitelných, či Ăşsporu a lepąí vlastnosti aplikací
existujících. Mezi nekonvenční technologie lze počítat obvody
zaloÂľenĂ© na organických polovodičích, realizovanĂ© metodami
inkoustovĂ©ho tisku, vyuÂľití netradičních a biologických
materiálů, polovodičovĂ© prvky na bázi grafenu, nanotrubiček a
daląí, na Ăşrovni hradel pak polymorfní elektronika. Polymorfní
elektronika a její principy mohou být uplatnìny tam, kde chování
základních struktur bude promìnnĂ© s ohledem na daląí parametry.
Evoluční návrh na Ăşrovni LUT
Evoluční návrh číslicových obvodů lze provádìt na různých Ăşrovních, od tranzistorů po funkční jednotky. V prezentaci se zamìřím na návrh na Ăşrovni LUT, zejmĂ©na na jeho efektivní implementaci.
Náplní prezentace je představení práce zabývající se vyuÂľitím techniky funkční verifikace jako nástroje pro ovìřování metodik pro zajiątìní odolnosti proti poruchám v systĂ©mech zaloÂľených na FPGA. Představen je procesu ovìřování odolnosti proti poruchám, který je rozdìlen do tří fází: (1) klasická funkční verifikace, (2) funkční verifikace vyuÂľívající FPGA a injektor poruch a (3) sledování vlivu poruch na mechanickou část. KaÂľdá z tìchto fází vyÂľaduje specifickĂ© verifikační prostředí a vyuÂľívá různĂ© principy. Budou takĂ© prezentovány experimenty odpovídající jednotlivým fázím, tedy sledování vlivu poruch na elektronickou, ale i mechanickou, část experimentálního elektro-mechanickĂ©ho systĂ©mu.
Generování testovacích stimulů zaloÂľenĂ© na pravdìpodobnostní gramatice
V rámci svĂ© prezentace přestavím daląí činnosti na disertační práci, kterĂ© se týkají zobecnìní navrÂľenĂ©ho generování testovacích stimulů s vyuÂľitím pravdìpodobnostní gramatiky a constraints. Constraints zajiąÂťují dynamickou zmìnu pravdìpodobností pro aplikaci přepisovacích pravidel, díky čemuÂľ je generován validní testovací stimul pro daný systĂ©m.
Modelling biomedical ultrasound
Astract: Modelling the propagation of ultrasound waves in the human body has many applications, from reconstructing images to planning treatments using ultrasound therapy. In this talk, I will discuss the steps required in developing a numerical model, including forming equations that capture the physics of interest, applying appropriate numerical methods to solve these equations, developing computer codes for different computer architectures, and performing experimental validation. To create useful models, each of these steps and the corresponding constraints must be carefully considered. Using these steps as a blue-print, I will then discuss the development of k-Wave, a MATLAB toolbox that we have developed for modelling ultrasound waves in the body.
Biography: I am an EPSRC Early Career Fellow and lead the UCL Biomedical Ultrasound Group with Dr Ben Cox. My research sits at the interface between physical acoustics, biomedical ultrasound, numerical methods, and high performance computing. In particular, I am interested in developing fast and accurate models of how ultrasound waves travel through the human body. This involves studying many interesting acoustic phenomena from a physical perspective, and then devising novel ways in which these can be captured by a numerical model. Much of my work has been released as an open-source acoustics toolbox for MATLAB called k-Wave. These models have important applications in both ultrasound and photoacoustic imaging, and dosimetry and treatment planning for ultrasound therapy. I work with a multidisciplinary team, and currently collaborate with researchers from a range of backgrounds, including mathematics, physics, computer science, radiology, haematology, oncology, and neurology.
Pokročilý paralelní kopulový algoritmus EDA
Zabývám se paralelními algoritmy EDA zaloÂľenými na teorii kopulí a za vyuÂľití migrace modelů. V prezentaci ukáÂľu aktuálnì publikovanĂ© výsledky, popíąu současný stav svĂ©ho výzkumu a nastíním plány do budoucna.
Softwarovì řízenĂ© monitorování síÂťovĂ©ho provozu
V prezentácii zhrniem aktuálny postup rieąenia dizertačnej práce. Zameriam sa na postup v spisovaní samotnĂ©ho textu práce a časovĂ©ho plánu jeho kompletnĂ©ho dokončenia a odovzdania.
Evoluční návrh v technickĂ© analýze FOREXu
Nástroje technickĂ© analýzy tvoří podstatnou část metod pouÂľívaných v automatizovaných systĂ©mech k plánováni obchodních operací či k odhadu budoucího vývoje. Obsahem prezentace bude popis metody zaloÂľenĂ© na kartĂ©zskĂ©m genetickĂ©m programování pro návrh a optimalizaci indikátoru za Ăşčelem zvýąení spolehlivosti predikce.
Framework pro zpracování bio-signálů
Prezentace bude zamìřena na zpracování, detekci, a vizualizaci specifických projevů v biologických signálech, předevąím inter-iktálních spiků v iEEG, ovąem prezentovaný framework je obecnì pouÂľitelný i pro daląí typy detekovaných projevů (např. HFO v iEEG, QRS komplexy v EKG, atd.) i signálů (EKG, EEG, myo-elektrickĂ© signály, a daląí)
DPDK pro rychlĂ© zpracování paketů na ZynqMP
Platforma Xilinx ZynqMP přináąí novĂ© vlastnosti a tedy i moÂľnosti pro implementaci síÂťových aplikací s vysokou propustností a nízkou spotřebou. Jedná se systĂ©m na čipu (System-on-Chip) se čtyřmi jádry ARM Cortex-A53, kterĂ© mají nízkou spotřebu, ale takĂ© pomìrnì nízký výkon, ve srovnání s high-end procesory. DPDK je knihovna, která primárnì sniÂľuje reÂľie operačního systĂ©mu pro práci se síÂťovými zařízeními a tím umoÂľňuje dosahovat vysokých propustností na výkonných procesorech i bez speciální hardwarovĂ© akcelerace. PouÂľití DPDK na platformách jako je Xilinx ZynqMP dovoluje sníÂľit počet cyklů potřebných pro zpracování kaÂľdĂ©ho paketu a zároveň dovoluje přesunout část výpočtů do hardware. V prezentaci nastíním aktuální postup pro portaci DPDK na tuto platformu, poukáÂľu na potenciální Ăşzká místa a moÂľnosti jejich akcelerace.
Evoluční hardware v síÂťových aplikacích
V prezentaci představím vyuÂľití evolučních algoritmů v oblasti návrhu a optimalizace vybraných síÂťových aplikací, u kterých se zamìřuji zejmĂ©na na optimalizaci zpoÂľdìní. Dále budou představeny doposud dosaÂľenĂ© výsledky a první výsledky s vyuÂľitím multikriteriální optimalizace.
Automatický návrh různì velkých aproximačních řadicích sítí s garancí chyby
PřestoÂľe hardwarovĂ© řadicí obvody jsou velmi výkonnĂ©, jejich plocha na čipu výraznì roste s přibývajícím počtem vstupů. V rámci semináře představím ąkálovatelnou metodu konstrukce řadicích sítí, která umoÂľňuje vytvářet výkonnĂ© a nízkopříkonovĂ© implementace. NavrÂľený přístup vyuÂľívá toho, Âľe řada aplikací toleruje drobnĂ© chyby na výstupu. Pomocí navrÂľenĂ© metody byly získány implementace pro ASIC a FPGA obvody, kterĂ© zabírají mĂ©nì plochy na čipu a spotřebovávají mĂ©nì energie. Tento přístup byl prezentován na konferenci PATMOS zamìřenĂ© na návrh obvodů s nízkým příkonem, která je s více neÂľ 26 letou historií jedna z nejvýznamnìjąích Evropských událostí v tomto oboru.
Univerzální FPNN
Prezentace se bude zabývat Ăşpravami modelu FPNN pro maximální univerzálnost vyuÂľití v aproximacích neuronových sítí.
Vysoce náročnĂ© výpočty na nízkopříkonových architekturách
TĂ©ma mĂ© DP se nyní více stáčí k metodám optimalizace spotřeby systĂ©mu za bìhu algoritmu. V krátkosti zprezentuji motivaci, současný stav a jiÂľ dříve prezentovanĂ© výsledky, a porovnám je s aktuálními daty namìřenými na ARM kitu Samsung Odroid XU4.
- Michal Kekely, Marek Kidoň, Jan Kučera, Richard Pánek, Roman Vrána, Jan Wrona
- Jakub Budiský, Marta Ă udová, Jan DraÂľil, Tomáą Fukač, Jakub Husa
|
Datum |
Přednáąející |
|
6. kvìtna |
Dvořáček, Wiglasz, Grochol, Keąner, Mrázek, Ĺ˝aloudek |
|
13. kvìtna |
Krobot, Lojda, Krčma, Ă ekan, Podivínský, Szurman, Mičulka |
|
20. kvìtna |
Nevoral, Crha, ©imek, Tesař, Kováčik, Koąař |
|
27. kvìtna |
Kremel, Matouąek, Kekely, Viktorin, Bartoą, Matouąek |
|
3. června |
Husák, Dvořák, Kadlček, Vaverka, Nikl, Hyrą |
|
10. června |
Hrbáček, Slaný, Drahoąová, Petrlík, Minařík, Korček |
Data mining ve sluÂľbách evoluční optimalizace
Přednáąka se bude týkat black-box optimalizace, tj. optimalizace funkcí, pro nì¾ nemáme explicitní ani implicitní analytickĂ© vyjádření, ale hodnoty získáváme mìřením nebo pomocí experimentů, aÂť uÂľ reálných či simulovaných. Pro black-box optimalizaci se vìtąinou pouÂľívají evoluční algoritmy, ĂşspìąnĂ© díky slabým předpokladům o optimalizovanĂ© fitness. Velký počet vyhodnocení black‑box fitness, který vyÂľadují, je vąak problĂ©mem v situacích, kdy získání jejích hodnot je časovì náročnĂ© a/nebo nákladnĂ©. K řeąení tohoto problĂ©mu se zhruba 15 let pouÂľívá data mining, aplikovanĂ© na data z dosavadního průbìhu optimalizace. Jeho výsledkem je náhradní model black‑box fitness, který vìtąinu jejích vyhodnocení eliminuje. V přednáące budou diskutovány náhradní modely zaloÂľenĂ© na dopředných neuronových sítích, gaussovských procesech a náhodných lesech.
Bio: Martin Holeňa vystudoval aplikovanou matematiku na FJFI (fakultì jadernĂ© a fyzikálnì inÂľenýrskĂ©) Ă VUT a pravdìpodobnost a matematickou statistiku na MFF (matematicko-fyzikální fakultì) UK. Doktorát z kybernetiky získal v Ă eskoslovenskĂ© akademii vìd, habilitoval se v teoretickĂ© informatice na MFF UK. Pracuje jako vedoucí vìdecký pracovník Ăšstavu informatiky AV Ă R, je členem rady Ăşstavu. Jako přednáąející a ąkolitel doktorandů působí na MFF UK, FJFI Ă VUT a FIT (fakultì informačních technologií) Ă VUT.
Hlavním odborným zájmem Martina Holeni je data mining a jeho aplikace, zejmĂ©na interpretabilita modelů a vyuÂľití metod výpočtovĂ© inteligence, konkrĂ©tnì fuzzy logiky, evolučních algoritmů a umìlých neuronových sítí. Od doby svých postdoc-pobytů na univerzitách v Paderbornu (1993-95) a Magdeburgu (1996-8) intenzivnì spolupracuje s nìmeckými vysokými ąkolami a výzkumnými Ăşstavy na aplikacích metod data mining v biologii, chemii a materiálových vìdách. Je autorem více neÂľ 150 publikací, včetnì 1 monografie a 34 časopiseckých článků.
Pokroky v evoluci celulárních automatů
V rámci příspìvku bude představena metoda pro evoluční návrh komplexních vícestavových celulárních automatů (CA) pomocí tzv. podmínkových pravidel. PřípadovĂ© studie, na nichÂľ byla metoda primárnì ovìřována, zahrnují Ăşlohy netriviální replikace struktur, návrh pohybujících se objektů, vývoj obrazců (to vąe v 2D CA) a generickĂ© algoritmy výpočtu druhĂ© mocniny přirozených čísel v 1D CA. Jedná se o problĂ©my, jejichÂľ řeąení bylo velmi problematickĂ© či dokonce neĂşspìąnĂ© při pouÂľití dosud známých technika návrhu CA. Hlavní část prezentace bude zahrnovat animace vybraných řeąení v CA, přičemÂľ bude ukázáno, jak v nìkterých případech je evoluce schopna dojít k výrazným inovacím ve srovnání s existujícími řeąeními.
Approximate computing na UPSY
V rámci prezentace budou shrnuty aktuální výzkumnĂ© aktivity skupiny evolvable hardware v oblasti přibliÂľnĂ©ho počítání na různých Ăşrovní počínaje obvody implementovanými na Ăşrovni tranzistorů a konče aproximacemi v neuronových sítí.
Akcelerace ve vysokorychlostních sítích a datových centrech
V rámci prezentace budou shrnuty aktuální výzkumnĂ© aktivity skupiny akcelerovaných síÂťových technologií, cíle aktuálnì řeąených projektů. Současnì budou představeny novĂ© smìry výzkumu zamìřenĂ© zejmĂ©na na oblast datových center a virtualizaci síÂťových funkci (NFV). Bude krátce představen jazyk P4 a jeho vyuÂľití v kontextu NFV a hardwarovĂ© akcelerace.
Bioinformatika@FIT
Prezentace bude zamìřena na přehled výzkumu v oblasti bioinformatiky, který je na FIT realizován ve spolupráci s nìkolika externími pracoviąti (Biofyzikální Ăşstav AVĂ R, Loschmidtovy laboratoře, Ăšstav biomedicínskĂ©ho inÂľenýrství FEKT). Stručnì budou představeny následující tĂ©mata: vyhledávání sekundárních struktur DNA, analýza repetitivních oblastí eukaryotních genomů, metagenomika a vyhledávání příbuzných enzymů, proteinovĂ© inÂľenýrství a stabilizace proteinů.
Automatizace návrhu systĂ©mů odolných proti poruchám
Se zvyąujícím se
stupnìm integrace na čipu a rostoucí sloÂľitostí vyvíjených
systĂ©mů dochází takĂ© ke sniÂľování jejich spolehlivosti. Kromì
toho jsou na spolehlivost kladeny stále vyąąí nároky.
Implementovat odolnost proti poruchám do tìchto systĂ©mů můÂľe
vąak být značnì sloÂľitĂ©. Z tohoto pohledu by bylo zajímavĂ©
vyvinout nástroj, který by tento Ăşkol usnadnil jistou mírou
automatizace.
V prezentaci se pokusím představit Ăşvod do
problematiky spolehlivosti ve hradlových polích FPGA s pamìtí
SRAM a nastínit základní myąlenku, jak by zmínìný nástroj pro
automatizaci návrhu systĂ©mů odolných proti poruchám mohl
pracovat a jakých metod by mohlo být vyuÂľito.
Koevoluce plastických prediktorů fitness
Výpočetní náročnost kartĂ©zskĂ©ho genetickĂ©ho programování lze sníÂľit pomocí koevoluce prediktorů fitness, coÂľ je malá podmnoÂľina mnoÂľiny trĂ©novacích dat. Pro různĂ© Ăşlohy je výhodnĂ© pouÂľít různou velikost tĂ©to podmnoÂľiny. V tĂ©to prezentaci bude představen princip automatickĂ© adaptace velikosti prediktoru na základì současnĂ©ho vývoje fitness kandidátních programů. Tento přístup byl experimentálnì vyhodnocen na pìti různých Ăşlohách symbolickĂ© regrese.
Optimalizace distribuovanĂ©ho dotazování dat o tocích
V prezentaci uvedu tĂ©ma distribuovanĂ©ho dotazování nad daty o tocích. Bude popsána architektura uvaÂľovanĂ©ho systĂ©mu pro sbìr, ukládání a následnou práci s tìmito daty. Dále budou uvedeny moÂľnosti optimalizací dotazování s cílem minimalizace doby odezvy dotazů, jakoÂľto uvaÂľovanĂ© oblasti pro výzkum. Jednat se bude zejmĂ©na o předvytváření pohledů, vhodný způsob tvorby indexů a automatickou konfiguraci tìchto optimalizací na základì činnosti uÂľivatele.
Pattern matching v FPGA
Lokální dekompozice pseudo-spektrální simulace na clusteru GPU
Pseudo-spektrální simulační metody dosahují vysokĂ© přesnosti při nízkĂ©m rozliąení domĂ©ny a výbornĂ© časovĂ© sloÂľitosti O(N*Log(N)) (díky pouÂľití FFT). Nevýhodou tìchto metod je vąak globální propojení vąech bodů domĂ©ny a omezení ąkálovatelnosti distribuovaných implementací. Na příkladu GPU implementace simulačního nástroje k-Wave ukáÂľeme, jakým způsobem je moÂľnĂ© toto omezení obejít pomocí lokální dekompozice simulovanĂ© domĂ©ny.
SenzorickĂ© bezdrátovĂ© sítì s ohledem na nízký příkon
TĂ©matem prezentace je seznámit s tĂ©matem disertační práce - Architektury s nízkým příkonem. KonkrĂ©tnì se jedná o vytvoření senzorickĂ© bezdrátovĂ© sítì. Bude diskutován výbìr jednotlivých prvků, kterĂ© jsou potřeba pro při návrhu bezdrátovĂ© sítì - protokol, frekvence bezdrátovĂ© sítì, topologie sítì, výbìr procesoru, baterie, antĂ©ny, rozmístìní senzorů... Daląím bodem bude krátkĂ© představení projektu do kurzu PDD, kde jsem řeąil techniky pro sniÂľování příkonu na CPU na clusteru Anselm.
Evoluční aproximace v detektorech hran
Prezentace pojedná o evoluční aproximaci sčítaček a jejich porovnání s přesnými a konvenčními verzemi. Tyto nepřesnĂ© sčítačky budou vyuÂľity v detektoru hran. Bude porovnána aproximace v konvenčním a evolučnì navrÂľenĂ©m Sobelovì operátoru.
Prediktory fitness s adaptivní velikostí
KartĂ©zskĂ© genetickĂ© programování se pouÂľívá v mnoha aplikačních domĂ©nách, jakou je například evoluční návrh obrazových filtrů. Evoluční návrh je obvykle výpočetnì velmi náročnou metodou, při níÂľ je typicky nejnáročnìjąí proces výpočtu fitness. Koevoluce prediktorů fitness s kartĂ©zským genetickým programováním byla představena jako metoda, pomocí níÂľ lze dosáhnout sníÂľení náročnosti a frekvence výpočtu fitness. Prediktor fitness je malou podmnoÂľinou mnoÂľiny trĂ©novacích vektorů, jeho výhodná velikost vąak závisí na řeąenĂ© Ăşloze. V tĂ©to prezentaci budou představeny přístupy k adaptaci velikosti prediktorů v průbìhu řeąení zadanĂ© Ăşlohy.
Charakteristika síÂťových Ăştoků a modelování reputace IP adres
Detekce síÂťových anomálií a bezpečnostních incidentů s vyuÂľitím DNS dat
Prezentace projednává moÂľnosti vyuÂľití DNS dat z toků a rovnì¾ jejich částí z aplikační vrstvy pro detekci síÂťových anomálií a moÂľnosti zefektivnìní stávajících metod. Zamìření tohoto cíle je na známĂ© techniky jako DNS Tunneling, DNS Amplification, ąkodlivĂ© domĂ©ny a např. ąíření SPAMu. Z velkĂ© části sa zamìřuje na vyuÂľití reverzních PTR záznamů, kterĂ© se vyuÂľívají jako nástroj pro FCrDNS. Analýzou PTR provozu a korelací monitorovaných dat s provozem aplikačních protokolů je moÂľnĂ© odhalit řadu anomálií.
Multifunctional Logic Circuits based on Advanced Nanoscale Materials - cvičná obhajoba tezí DP
Initial purpose of this presentation is to clarify the rationale behind the need to find an alternative path how to properly address at least some of the most crucial shortcomings of CMOS-based conventional digital circuits. Main attention will be given to the possible ways how to extend the traditional abstraction of simple switching elements (i.e. transistors) by means of adopting the nanoscale materials likes silicon nanowires (Si-NWs), carbon nanotubes, graphene nanoribbons, organic polymers and other emerging structures and materials.
One of the key aspects in this perspective is the controllable ambipolar operation of such post-silicon devices, or at least some of them. This feature basically unlocks the possibility to prepare an efficient realization of contemporary digital circuits and also introduce an alternative path based on the adoption of multifunctional circuitry paradigm. Finally, the expected direction of research activities, which should finaly result into dissertation thesis, will discussed along with some of the achieved results.
NeuronovĂ© sítì a odolnost proti poruchám - cvičná obhajoba tezí DP
Náplní prezentace bude průřez technik zvyąování odolnosti neuronových sítí proti poruchám a dále vysvìtlení plánovanĂ©ho vyuÂľití roząířenĂ©ho konceptu FPNN a dynamickĂ© rekonfigurace pro implementaci odolných neuronových sítí v hradlových polích.
Evoluční hardware v síÂťových aplikacích - cvičná obhajoba tezí DP
PočítačovĂ© sítì jsou v poslední letech vyuÂľívány stále vìtąím počtem zařízení a uÂľivatelů. S tím roste mnoÂľství dat, kterĂ© musí být přeneseny. S rostoucím mnoÂľstvím dat se musí přizpůsobovat technologie umoÂľňující přenos dat, aplikace starající se o provoz sítì, sledování stavu síÂťových prvků, monitorování provozu a systĂ©mů zajiąÂťujících bezpečnost. U dnes pouÂľívaných vysokorychlostních sítí s propustností aÂľ 100Gb/s, je stále častìjąí vyuÂľívání hardwarovĂ© akcelerace. Návrh hardwarových komponent je moÂľný pomocí konvenčních metod, kterĂ© vyÂľadují perfektní znalost problematiky, nebo vyuÂľitím technik evolučního návrhu, kterĂ© nevyÂľadují tak perfektní znalost problematiky, ale dovolují v nìkterých případech dosáhnout lepąích parametrů systĂ©mů. V tĂ©to práci představím vyuÂľití evolučních technik k návrhu nebo optimalizaci vybraných síÂťových aplikací. Dále představím doposud dosaÂľenĂ© výsledky a cíle výzkumu.
Sebeopravující se masivnì paralelní výpočetní systĂ©my - cvičná obhajoba tezí DP
V prezentaci bude představen pojem "masivnì paralení výpočetní systĂ©my" zaloÂľený na modelu celulárních automatů. Rovnì¾ budou popsány problĂ©my, kterĂ© je třeba vyřeąit při vyuÂľití takových systĂ©mů pro uÂľitečnĂ© výpočty v reálnĂ©m svìtì, kde nemůÂľeme počítat s dokonalou synchronizací hodinovĂ©ho signálu a absencí chyb. Dále bude představena dosavadní práce zabývající se právì problĂ©mem spolehlivosti tìchto výpočetních systĂ©mů. Závìrem dudou předestřeny plány na daląí průbìh studia.
PokročilĂ© metody návrhu integrovaných obvodů - cvičná obhajoba tezí DP
Evoluční návrh obvodů je metoda, která pouÂľívá biologií inspirovanĂ© prohledávací algoritmy pro syntĂ©zu a optimalizaci elektronických obvodů. Ačkoliv evoluční návrh umoÂľnil získat mnoho zajímavých výsledků, nemoÂľnost dobrĂ© ąkálovatelnosti a nereflektování poÂľadavků na nefunkční parametry (příkon, zpoÂľdìní, ...) zůstává hlavní nevýhodou metody. V tĂ©to práci předstvím výsledky a cíle výzkumu nových přístupů, kterĂ© umoÂľňují navrhovat a optimalizovat sloÂľitĂ© číslicovĂ© obvody se snahou minimalizovat tyto nevýhody. Mimo jinĂ© budou představeny výsledky sniÂľování příkonu integrovaných obvodů s vyuÂľitím evolučního přístupu na různých Ăşrovních.
Biological neuro-signla processing - cvičná obhajoba tezí DP
In order to push forward understanding of the brain, many different techniques are being applied. This work will focus on electrical signals measured directly from the brain, specifically on detection of certain signal events such as inter-ictal spikes, which are one of the essential biomarkers used for an epilepsy diagnosis and research, since it is believed, that spikes participates in epileptiform process. The inter-ictal spikes can be recorded also by the scalp EEG technique but for better localization of their source, usually for surgical treatment of epilepsy, it is necessary to acquire intracranial recordings by depth electrodes and/or subdural electrode grids. Recordings are usually acquired in more than hundred channels simultaneously, and recording process runs for several hours per patient. With reasonable 5 kHz sampling rate, the generated data are of enormous size. These data would have to be analyzed by medical doctors - neurologists manually. It makes the need for an efficient automated detector, with good precision and sensitivity, obvious. Several algorithms for spike detection, from scalp EEG, already exist. But algorithms for spike detection in intracranial EEG (iEEG) are much more scarce. When the need for computational efficiency, or in other words, fast data processing is required in such algorithm, because of enormous data size and/or need for real-time detection capability, we are practically reaching a blank spot, which will be addressed by this work.
High Performance Computing on Low Power Devices - cvičná obhajoba tezí DP
Nowadays, the power efficiency of modem processors is becoming more and more important next to the overall performance itself. In order to reach the Exascale era, much more energy-efficient hardware will have to be utilized. The same goes for software appplications. Many programming tasks and problems do not scale very well with higher number of cores due to being memory or communication-bound, therefore it is often not beneficial to use faster chips to achieve better runtimes. In this case, employing more efficient low power processors or accelerators and using static and dynamic techniques for hardware efficiency adaptation may be much more beneficial, mainly because it is possible to get the same results using much less energy and often without any significant performance penalties, given the algorithm is suitable for the low power architecture.
Nekonvenční elektronika - cvičná obhajoba tezí DP
V současnĂ© dobì se v oblasti elektrotechniky stále více diskutuje o nových technologiích, jmenovitì nanotechnologiích, organických polovodičích, ambipolárních technologiích a s tím spojenĂ© polymorfní elektronice. Ta slibuje řeąit poÂľadavek na stále vìtąí hustotu funkcionality integrovaných obvodů v závislosti na ploąe čipu, spotřebì, případnì daląích kritĂ©riích. Polymorfní elektronika se tedy intenzivnì zkoumá, nicmĂ©nì v pozadí zůstává teoretický vývoj tĂ©to oblasti. Pro polymorfní obvody totiÂľ nelze pouÂľít bì¾nĂ© návrhovĂ© metody a logiku. Vìtąina vìdeckých skupin, zabývající se takovou elektronikou, proto pouÂľívá různĂ© formy generických algoritmů, rozhodovacích stromů a podobnì. Chybí vąak teoretický základ pro polymorfní elektroniku, logickĂ© vazby a v návaznosti na to pak rozhodnutí, pro jakou třídu aplikací je taková elekronika vhodná. Začal jsem tedy zkoumat vlastnosti polymorfních obvodů a pokusil jsem se nastínit logickĂ© závislosti polymorfismu v elektronických obvodech. Toto je pomìrnì obsáhlá oblast, proto jsem se rozhodl vìnovat problematice vhodných prvků pro polymorfní elektroniku.
Rekonfigurovatelný soft-core procesor LEON3 odolný proti poruchám
TĂ©matem prezentace bude vývoj rekonfigurovatelnĂ©ho soft-core procesoru LEON3 jako systĂ©mu odolnĂ©ho proti poruchám. Tento systĂ©m bude vyuÂľit bìhem daląích prací na tĂ©matu disertace pro ovìření moÂľností synchronizace stavu procesoru zabezpečenĂ©ho pomocí TMR architektury po rekonfiguraci kopie obvodu, ve kterĂ© byla detekována porucha.
Analýza reálných sad klasifikačních pravidel
V prezentaci budou představeny výsledky analýzy reálných sad klasifikačních pravidel, která byla provedena v rámci oprav a roząiřování nástroje ClassBench slouÂľícího ke generování syntetických datových sad určených k testování algoritmů klasifikace síÂťovĂ©ho provozu. V závìru prezentace bude takĂ© zmínìn aktuální plán Ăşkolů souvisejících s dokončením disertační práce.
Pametove efektivni rekonstrukce knihy objednavek v FPGA
Rekonstrukce knihy objednavek je klicovy ukon systemu pro obchodovani na burze, ktery vyzaduje hardwarovou akceleraci pro dosazeni co nejnizsi latence. Kniha objednavek je ovsem pametove narocna struktura, kterou neni mozne celou udrzovat na cipu FPGA. Proto jsme navrhli architekturu pro reseni tohoto problemu rozdelenim zpracovani mezi hardware a software, pricemz datova cesta kriticka pro latenci je zachovany v cipu FPGA. V teto prezentaci bude predstaveno vylepseni teto architektury, ktere efektivneji vyuziva pameti na cipu FPGA pro uchovani casti knihy objednavek.
SuperpočítačovĂ© simulace ąíření ultrazvuku v lidskĂ©m tìle
RealistickĂ© simulace ąíření ultrazvukových vln v Âľivých tkáních nabízí ąiroký rozsah vyuÂľití. Velmi slibnou oblastí je fokusovaný ultrazvuk o vysokĂ© intenzitì pouÂľívaný v neinvazivní chirurgii k lĂ©čbì nádorových onemocnìní či zastavování vnitřního krvácení. Tato metoda pracuje na principu vysílání svazku soustředìných paprsků ultrazvukových vln do tkánì. Akustická energie dosahuje v místì ohniska takovĂ© Ăşrovnì, Âľe způsobuje bunìčnou nekrĂłzu, zatímco tkáň mimo ohnisko ponechává bez poąkození.
Pro Ăşspìąnou a ąetrnou lĂ©čbu je nutnĂ© preciznì umístit ohnisko ultrazvukových vln. PřesnĂ©ho zacílení je vąak velmi obtíÂľnĂ© dosáhnout vzhledem ke zkreslení ultrazvukovĂ© vlny způsobenĂ© průchodem tkánìmi o různých vlastnostech (vrstvy tuku, mìkkĂ© tkánì, chrupavky a kosti). Zde přichází ke slovu počítačovĂ© simulace, kterĂ© poskytnou přesnĂ© operační plány pro konkrĂ©tního pacienta. RealistickĂ© simulace vąak vyÂľadují obrovskĂ© datovĂ©m mnoÂľiny a výpočetní výkon, který jsou schopny poskytnout pouze superpočítačovĂ© systĂ©my.
Jedním z moderních akustických simulačních systĂ©mů je toolbox k-Wave (http://www.k-wave.org/), který vznikl jako roząíření Matlabu v roce 2009 na University College London. V roce 2011 byl vývoj přenesen na Australskou Národní Universitu, kde jsem se k projektu připojil i já.
Bìhem dvou let se povedlo vytvořit vysoce výkonnou implementaci v C++, která je schopna efektivnì vyuÂľívat aÂľ 4096 procesorových jader. Tato implementace umoÂľnila zvìtąit velikost simulační domĂ©ny o tři řády, při zachování realistickĂ© časovĂ© náročnosti simulace. V roce 2013 byl vývoj toolboxu přenesen zpìt do Evropy. V Londýnì probíhá vývoj fyzikálního modelu, zatímco implementace, ladìní a ąkálování probíhá na FIT VUT v Brnì za podpory superpočítačových alokací v rámci projektů IT4I a PRACE.
V rámci přednáąky budou představy kroky a Ăşskalí, kterĂ© vedly od vývoje první sekvenční verze aÂľ po vysoce efektivní paralelní variantu testovanou a produkčnì bì¾ící na předních superpočítačích svìta (Vayu, Raijin, HECToR, Emerald, Salomon). Dále budou prezentovány současnĂ© pokroky ve vyÂľití hybridních systĂ©mů (GPU), či novĂ© techniky dekompozice, kterĂ© by mìli umoÂľnit ąkálování za hranici 10.000 procesorových jader.
Formal Biochemical Space to Bridge the Gap Between Mathematical Modelling and Biology
The concept of Biochemical Space (BCS) makes a crucial methodological part of Comprehensive Modelling Platform, a general platform for computational modelling and analysis of biological processes, introduced as a concept for unambiguous representation of internally consistent reduced mathematical models of oxygenic photosynthesis and further refined to a general online modelling platform for complex biophysical processes. BCS provides a concise mapping of mathematical models to their biological description established at a desired level of abstraction. On theoretical end, we present BCS as a completely formal language with rigorously defined semantics by means of a simplified Kappa calculus. On the practical end, we show BCS models defined for metabolic, photosynthetic and circadian clock processes to demonstrate the usability of the language.
Na semináři bude představena technika optimalizace nefunkčních parametrů programů, kterĂ© jsou určeny k nasazení ve vestavìných systĂ©mech zaloÂľených na low-cost mikrokontrolerech. Cílem je redukovat příkon a dobu výpočtu za cenu zvýąení nepřesnosti výpočtu. NavrÂľená metoda je zaloÂľena na kartĂ©zskĂ©m genetickĂ©m programování a vyhodnocena v návrhu aproximací mediánu, který je typicky pouÂľíván pro redukci ąumu při zpracování multimediálních dat. DosaÂľenĂ© výsledky ukazují, Âľe je moÂľnĂ© dosáhnout významnĂ©ho sníÂľení příkonu, aniÂľ bychom výraznì degradovali kvalitu výstupních dat.
Na semináři představím výsledky získanĂ© bìhem studijního pobytu na univerzitì Purdue (USA). Budou představeny dvì metody sniÂľování příkonu neuronových sítí - metoda zaloÂľená na tzv. multiplierless násobení a metoda vyuÂľívající nepřesných pamìtí. Dále bude ukázána novì navrÂľená metoda, která vyuÂľívá nepřesných násobiček navrÂľených pomocí evolučního přístupu.
Evoluční algoritmy a bezpečnost bezdrátových senzorových sítích
BezdrátovĂ© senzorovĂ© sítì (wireless sensor networks - WSN) se obvykle skládají z velkĂ©ho mnoÂľství senzorových uzlů - jednoduchých nízkonákladových zařízení s omezenými výpočetními zdroji, pamìtí i energií. Cílem WSN je sledovat rozsáhlejąí prostory - mohou monitorovat pohyb osob či zvířat, mìřit teplotu či vlhkost, detekovat poÂľáry atd. Vzhledem k tomu, Âľe WSN jsou nasazovány v otevřených prostorech, můÂľe docházet k odposlechům komunikace, nebo Ăştokům na WSN vyuÂľitím zařízení, která aktivnì manipulují komunikovaná data. V přednáące si představíme moÂľnost detekce tìchto Ăştoků přímo senzorovými uzly v prostoru celĂ© sítì. To vąak přináąí zvýąenĂ© nároky na zdroje senzorových uzlů - zejmĂ©na pamì a energii. Na optimalizaci pouÂľitých parametrů detekčního systĂ©mu s ohledem na zdroje, ale takĂ© přesnost detekce, vyuÂľíváme vlastní optimalizační framework skládající se ze simulátoru a optimalizační jednotky. Pro vlastní optimalizaci vyuÂľíváme multikriteriální evoluční algoritmy - NSGA-II a SPEA2, kterĂ© poskytují mnoÂľinu navzájem nedominovaných řeąení s ohledem na specifikovaná kritĂ©ria. Z tìchto řeąení je moÂľnĂ© vybírat a mìnit nastavení systĂ©mu dle potřeby. V přednáące bude představeno i daląí vyuÂľití evolučních algoritmů v WSN - automatickĂ© generování protokolů pro amplifikaci bezpečnosti pomocí lineárního genetickĂ©ho programování a simulátoru. Tyto protokoly popisují, jak by mìly být v WSN propagovány novĂ© ąifrovací klíče uzlům, jejichÂľ klíče byly kompromitovány.
Martin Stehlík je členem centra pro výzkum v oblasti kryptografie a bezpečnosti (CRoCS - Centre for Research on Cryptography and Security) na Fakultì informatiky Masarykovy univerzity, kde v současnĂ© dobì dokončuje doktorskĂ© studium. Jeho hlavní oblastí zájmu je bezpečnost bezdrátových senzorových sítí, kde je autorem či spoluautorem ąesti mezinárodních publikací. V rámci centra CRoCS se podílel na vývoji bezpečnostní platformy poskytující bezdrátovým senzorovým sítím ochranu před pasivními i aktivními Ăştoky. ZejmĂ©na se vìnuje systĂ©mu pro detekci průniku, který je optimalizován pomocí evolučních algoritmů a distribuovaných simulací. Martin Stehlík spolupracoval s průmyslovými partnery i v jiných oblastech bezpečnosti, například detekce spamu.
V prezentácii zhrniem aktuálny stav rieąenia dizertačnej práce so zameraním sa na posun vykonaný od spísania a prezentovania tĂ©z.
V prezentaci shrnu práci za uplynulĂ© 2 roky doktorskĂ©ho studia se zamìřením na poslední rok. Zejm. se jedná o vyuÂľití systĂ©mu DPDK pro rychlĂ© přijímání a odesílání paketů na platformì ARM, dále o potenciálnì výhodnou akceleraci algoritmu Binary Search on Prefix Lengths (BSPL) a takĂ© novými moÂľnostmi DMA přenosů ve vyvíjenĂ©m frameworku pro architektury s integrovaným FPGA na čipu.
V disertační práci se zabývám polymorfními obvody a jejich návrhem. Prezentace představí návrhovou metodiku a budou prezentovány nedávnĂ© dosaÂľenĂ© výsledky.
V prezentaci představím aktuální stav řeąení disertační práce, která se zabývá evolučními algoritmy pro přibliÂľnĂ© počítání. ZejmĂ©na se zamìřím na multikriteriální návrh aritmetických obvodů.
V prezentaci ukáÂľu aktuální stav řeąení svĂ© disertační práce. Vysvìtlím náą přístup k paralelizaci EDA (tzv. ostrovní model s migrací pravdìpodobnostních modelů) a stručnì připomenu matematický pojem kopule.
V části svĂ© disertační práce se zabývám schopností adaptace CGP v promìnnĂ©m prostředí. Budou prezentovány nedávnĂ© dosaÂľenĂ© výsledky. Součástí prezentace bude přehled stavu disertační práce.
V prezentaci shrnu dosaÂľenou práci za uplynulĂ© 2 roky doktorskĂ©ho studia a představím budoucí plán prací, který se orientuje převáÂľnì na generování programů pro procesory. Popis tìchto programů plánuji řeąit pomocí jiÂľ existujícího jazyka.
V rámci prezentace představím aktuální stav řeąení disertační práce na tĂ©ma vyuÂľití funkční verifikace pro ovìřování metodik pro zajiątìní odolnosti proti poruchám. Bude zde představeno verifikační prostředí pro experimentální elektro-mechanický systĂ©m, kterým je robot pro hledání cesty v bludiąti a jeho řídicí jednotka. Zmínìny budou takĂ© plány na roząíření tohoto verifikačního prostředí a jeho propojení s řídicí jednotkou robota na FPGA. Současnì bude takĂ© uvedeno verifikační prostředí pro procesor bì¾ící na FPGA, který plánuji vyuÂľít jako daląí experimentální řídicí jednotku robota
- Michal Riąa, Michal Wiglasz, Filip Vaverka, Pavel Vampola.
- Petr Dvořáček, Jiří Husák, Pavel Krobot, Denis Matouąek
|
Datum |
1. přednáąející |
2. přednáąející |
|
7. kvìtna |
RDID |
Grochol, Keąner, Mrázek, Slaný, Hrbáček, Zamba, Szurman |
|
15. kvìtna |
RDID |
Petrlík, ©ikulová, Minařík, Korček, Nikl, Kadlček |
|
22. kvìtna |
RDID |
Krčma, Ă ekan, Podivínský, ©imková, Kaątil |
|
29. kvìtna |
RDID |
Kováčik, Viktorin, Koąař, Crha, ©imek, Tesař |
|
5. června |
RDID |
Kekely, Dvořák, Bartoą, Matouąek, Mičulka, Hyrą, Tříska, Ĺ˝aloudek |
With the growing complexity of cyber-physical systems, industry relies on proper architectures and design guidelines for successful product development. For markets with safety requirements there is a particular need for architectures that allow a deep and thorough understanding of the system behavior. The Time-Triggered Architecture (TTA) as initially developed at the Technical University of Vienna and further cultivated by TTTech is such an architecture. In this paper we give an overview of the TTA and describe its application in an industrial context.
Wilfried Steiner is Corporate Scientist at TTTech Computertechnik AG and Leader of the research team TTTech Labs. He holds a degree of Doctor of Technical Sciences from the Vienna University of Technology, Austria. His research is focused on the development of algorithms and services that enable dependable communication in cyber-physical systems and applied formal methods.Deterministic System Design with Time-Triggered Technology
When considering a three phase electrical grid, in an ideal
situation:
- all voltages have a sinusoidal shape,
- all
phase voltages have the same magnitude,
- the magnitudes of the
voltages are constant with respect to time,
- the phase
differences between the voltages equal 120°,
- the grid
frequency is constant with respect to time.
In a real grid, deviations can occur with respect to all these ideal conditions. It is important to know the origin of these power quality problems, the consequences and the solutions to these problems.
V mĂ©m příspìvku shrnu svĂ© výsledky a činnost za zimní semestr, pohovořím o svĂ© současnĂ© práci a plánech do budoucna, zmíním svůj příspìvek na konferenci DDECS 2015 a takĂ© projekt jehoÂľ se Ăşčastním.
Simulace nástroje k-Wave mohou trvat aÂľ desítky hodin i při pouÂľití cca 1000 výpočetních jader. Nejvìtąí procento výpočtu zaberou rychlĂ© Fourierovy transformace, počítanĂ© pomocí 1D dekompozice, tedy maximální počet jader je limitován dĂ©lkou nejdeląí strany 3D domĂ©ny. Hybridní MPI/OpenMP 2D dekompozice dokáÂľe posunou ąkálovatelnost dále díky
dekompozici domĂ©ny podĂ©l dvou os, a zároveň je lĂ©pe přizpůsobena architektuře dneąních superpočítačů díky vyuÂľití jak distribuovanĂ©, tak sdílenĂ© pamìti. Tento přístup dokáÂľe ąkálovat tĂ©mìř lineárnì aÂľ do 16 tisíc jader a umoÂľňuje počítat na vìtąích domĂ©nách díky rozloÂľení pamìových nároků na vìtąí počet jader
Hlubąí diagnostika pacientů, u kterých byla objevena epilepsie vyÂľaduje nahrávání skalpovĂ©ho EEG signálu z řádovì desítek elektrod, který musí být následnì analyzován. Manuální analýza takovýchto nahrávek neurology je velmi zdlouhavá, coÂľ takĂ© omezuje dĂ©lku nahrávání. Mimo jinĂ© manuální vyhodnocení se liąí pozorovatel od pozorovatele. Existující automatickĂ© detektory spiků v mezi-záchvatových stavech mají různĂ© Ăşrovnì spolehlivosti a takĂ© výpočetní časovĂ© náročnosti. Pro zpracování skalpových nahrávek se často pouÂľívá downsampling, za Ăşčelem kompenzovat časovou náročnost algoritmů, aÂľ na Ăşrovnì 250-100 Hz. U intra-craniálních nahrávek, kterĂ© mají značnì lepąí rozliąení a niÂľąí Ăşrovnì ąumu se tudíÂľ pouÂľívá downsampling na značnì vyąąí frekvence cca. okolo 5 KHz, coÂľ při velkĂ©m počtu kanálů ~ 150 a značnì deląích nahrávkách v rozsahu hodin, zvyąuje nároky na výpočetní efektivitu detektoru. Podíváme se na to, jakým způsobem je moÂľnĂ© takovĂ© detekce dìlat, jak jsou na tom nìkterĂ© způsoby z hlediska efektivity a takĂ© jakým způsobem je moÂľnĂ© zlepąit spolehlivost a citlivost detektoru.
Computers or computer based systems play a crucial role in people's everyday lives, embedded systems can be found almost everywhere. More and more applications area able to tolerate inaccurate or incorrect computations to a certain extent due to imperfections of human senses, statistical data processing, noisy input data etc. At the same time, power efficiency is becoming increasingly important property of computing platforms, especially because of limited power supply capacity of embedded devices. Approximate computing, an emerging paradigm, takes advantage of relaxed functionality requirements to make computer systems more efficient in terms of energy consumption, computing speed or complexity. Error resilient applications can achieve significant savings while still serving their purpose with the same or a slightly degraded quality.
The complexity of computer systems is permanently growing and thus, automated design tools have to deal with more and more complex problems specified on higher level of abstraction than before. The same holds true for approximate computing. Even though new methods are emerging, there is a lack of methods for approximate computing offering a numerous set of trade-off solutions. Evolutionary algorithms (EAs) have been confirmed to bring innovative solutions to complex problems. Recently, complex digital circuits have been optimized by means of EAs while the scalability of the methods has been improved substantially. The goal of this report is to analyze existing approximate computing techniques and evolutionary computation methods, identify open problems that need to be solved, isolate the topic of the Ph.D. thesis and set up a plan how to solve the problems.
Tato práce se zabývá polymorfními obvody, coÂľ jsou číslicovĂ© obvody schopnĂ© realizovat dvì a více logických funkcí v závislosti na stavu okolního prostředí. Multifunkčnost je zajiątìna speciálními multifunkčními hradly (polymorfními hradly), která mìní svoji funkci, zatímco zapojení obvodu je stále stejnĂ©. V tĂ©to práci jsou představeny dvì návrhovĂ© metodiky pro návrh polymorfních obvodů. Obì navrhovanĂ© syntĂ©zní metodiky pracují s booleovskou reprezentací navrhovaných funkcí. První metodika je vhodná pouze na konkrĂ©tní třídu funkcí, zatímco druhá metodika je schopna navrhovat polymorfní obvody z libovolných logických funkcí. Hlavní výhodou druhĂ© metodiky je jasný a přímý algoritmický postup, narozdíl od známých metodik, kterĂ© jsou zaloÂľeny převáÂľnì na heuristickĂ©m přístupu.
V systĂ©mech odolných proti poruchám implementovaných na platformì SRAM FPGA se pro zajiątìní odolnosti poruchám často vyuÂľívá kombinace obvodovĂ© redundance a částečnĂ© dynamickĂ© rekonfigurace. U tìchto systĂ©mů potĂ© vzniká situace, kdy je po rekonfiguraci kopie chránìnĂ©ho obvodu stav celĂ©ho systĂ©mu nekonzistentní vzhledem k ostatním kopiím danĂ©ho obvodu, kterĂ© bìhem rekonfigurace bez přeruąení provádìly svou funkci. V takovĂ©m případì je nutnĂ© provĂ©st synchronizaci opravenĂ©ho obvodu s ostatními. V prezentaci bude shrnut aktuální stav poznání v oblasti systĂ©mů odolných proti poruchám a obnovy stavu systĂ©mu po poruąe zahrnující částečnou dynamickou rekonfiguraci a synchronizaci. Dále bude prezentována dosavadní výzkumná činnost v oblastech obecných principů synchronizace stavu systĂ©mu a návrhu rekonfigurovatelnĂ©ho řídicího systĂ©mu sbìrnice CAN. Následnì budou popsány cíle a řeąení disertační práce zabývající se metodikou synchronizace stavu pro systĂ©my odolnĂ© poruchám vyuÂľívající soft-core procesory ve svĂ©m návrhu.
Dneąní systĂ©my pro monitorování počítačových sítí pouÂľívají výkonnĂ© servery (často vybavenĂ© aplikačnì specifickými hardwarovými akcelerátory), osobní počítače nebo jsou implementovány v síÂťových smìrovačích a přepínačích. Tyto systĂ©my berou v Ăşvahu pouze dva parametry: přenost mìření a cenu. SpecializovanĂ© systĂ©my dokáÂľí zachovat vysokou přenost mìření (např. beze ztrát) i na vysokorychlostních linkách (aÂľ do 100 Gbps), ale jejich cena je vysoká. Ostatní řeąení jsou obvykle nepřesná s nízkou pořizovací cenou. Ĺ˝ádnĂ© z tìchto řeąení není orientovanĂ© na nízkou spotřebu při zachování dostatečnĂ© přenosti a nízkĂ© ceny.
Cílem tĂ©to práce je vyuÂľít částečnou dynamickou rekonfiguraci tzv. Reconfigurable System-on-Chip architektur pro návrh monitorovacího sytĂ©mu, který přizpůsobuje spotřebu energie zatíÂľení síÂťovĂ© linky v současnosti nebo v blízkĂ© budoucnosti. Tento přístup vyÂľaduje navrhnout jeden nebo více prediktorů síÂťovĂ©ho provozu a plánovač, který přesouvá vybranĂ© Ăşlohy mezi procesor a FPGA na čipu.
TĂ©ma práce je zamìřeno na ovìřování kvality metodik pro zajiątìní odolnosti proti poruchám s vyuÂľitím konceptu funkční verifikace. V Ăşvodu bude stručnì představena problematika FPGA a moÂľných poruch. Dále budou uvedeny dostupnĂ© prostředky pro injekci poruch do FPGA a smìrování mojí práce. Bude představena hypotĂ©za a cíle disertační práce a zároveň bude prezentována základní myąlenka vyuÂľití funkční verifikace v kombinaci s injekcí poruch pro testování odolnosti proti poruchám. Poslední část prezentace bude vìnována představení dosavadní práce, tedy experimentálního elektromechanickĂ©ho systĂ©mu a první verze platformy pro testování, včetnì představení provedených experimentů. V závìru prezentace bude shrnuta má publikační činnost.
Proces generování stimulů se uplatňuje předevąím ve funkční verifikaci, kde je zapotřebí ovìřit správnost chování systĂ©mu na obrovskĂ©m mnoÂľství vstupů, a tím odhalit jeho nekorektní chování a chybu v jeho návrhu. Funkční verifikace zabírá přibliÂľnì 70% procesu vývoje obvodu, proto jakĂ©koliv zrychlení tohoto procesu je velmi Âľádoucí.
V tĂ©to prezentaci bude vysvìtlen základní princip funkční verifikace, bude shrnut aktuální stav poznání v tĂ©to oblasti a bude nastolena hypotĂ©za. Daląí část se vìnuje cílům disertační práce, představením dosavadní práce - univerzálního generování stimulů, definici plánu prací a ukázce publikační činnosti.
Kopule je prostředek statistickĂ©ho zpracování dat, umoÂľňující u vícerozmìrnĂ©ho rozdìlení pravdìpodobnosti oddìlit výpočet marginálních rozdìlení pravdìpodobnosti od určení struktury vzájemných závislostí. V prezentaci bude vysvìtlen pojem kopule a představeny základní typy kopulí. Budou stručnì uvedeny současnĂ© způsoby pouÂľití kopulí ke statistickĂ©mu modelování, bude popsáno současnĂ© pouÂľití kopulí v EDA algoritmech a zhodnoceno pouÂľití kopulí v EDA při paralelizaci pomocí migrace modelů. Závìrem bude definována hypotĂ©za a cíle mojí dizertační práce.
TĂ©ma práce je zamìřeno na monitorování síÂťovĂ©ho provozu s vyuÂľitím hardwarovĂ© akcelerace. Práce by mìla vhodným způsobem přizpůsobit koncept SDN (Software Defined Networking) pro oblast monitorování a bezpečnost počítačových sítí, zejmĂ©na navrhnout vhodný způsob analýzy aplikačních protokolů pro vysokorychlostní sítì s vyuÂľitím hardwarovĂ© akcelerace. V rámci práce budou takĂ© zkoumány moÂľnosti rozdìlení síÂťových aplikací mezi hardware a software s cílem efektivnì vyuÂľít dostupnĂ© hardwarovĂ© prostředky. Současnì budou zkoumány techniky popisu, plánování a mapování časovì kritických Ăşloh na hardwarovĂ© prostředky, zejmĂ©na technologii FPGA.
Prezentace projednává moÂľnosti vyuÂľití DNS PTR záznamů pro detekci ąkodlivĂ© aktivity na síti. Ty se vyuÂľívají i jako základní ovìřovací techniky pro mailovĂ© servery, čím se docílí jednoduchĂ© potvrzení legitimního vyuÂľívání sluÂľby.
Tuto techniku vąak převzalo i nìkolik jiných aplikačních protokolů, kterĂ© ji vyuÂľívají obdobnì. Motivací pro práci byl vysoký výskyt reverzních rezolucí ukončených chybou, co můÂľe být průvodním jevem při přebíhajícím Ăştoku na nìkterou sluÂľbu. Analýzou PTR provozu a korelací monitorovaných dat s provozem aplikačních protokolů je moÂľnĂ© odhalit řadu anomálií.
Seminář se vìnuje evolučnímu algoritmu s nepřímou reprezentací, který byl navrÂľen pro řeąení kombinatorických optimalizačních problĂ©mů, u kterých má smysl uvaÂľovat vzdálenost resp. cenu propojení mezi komponentami řeąení. Tento algoritmus přímo vyuÂľívá skutečnosti, Âľe kvalitní řeąení takovýchto problĂ©mů obsahují převáÂľnì krátká a levná propojení mezi komponentami. Mapování mezi genotypem a fenootypem je realizováno pomocí roząířenĂ© konstruktivní procedury zaloÂľenĂ© na heuristice nejbliÂľąího souseda. První ovìření funkčnosti tohoto algoritmu bylo provedeno na problĂ©mu obchodního cestujícího. Dále budou prezentovány i daląí výsledky dosaÂľenĂ© na problĂ©mech Capacitated Arc Routing Problem a Traveling Tournament Problem.
Jiří Kubalík získal titul Ing. a Ph.D. na FEL Ă VUT v letech 1994 a 2001. Jak diplomová tak i disertační práce byly z oblasti evolučních algoritmů. Biologicky inspirovanĂ© optimalizační algoritmy zůstaly jeho hlavním výzkumným tĂ©matem. Jiří je (spolu)autorem zhruba 30 časopiseckých a konferenčních příspìvků z oblasti evolučních algoritmů. SlouÂľí jako oponent pro nìkolik mezinárodních odborných časopisů a působí v programových výborech konferencí jako např. GECCO a EvoStar.
TĂ©matem prezentace budou systĂ©my odolnĂ© proti poruchám implementovanĂ© na platformì SRAM FPGA vyuÂľívající částečnĂ© dynamickĂ© rekonfigurace a obvodovĂ© redundance pro zabezpečení funkce systĂ©mu i v přítomnosti poruch. Ă asto je snahou u tìchto systĂ©mu dosáhnout schopnosti autonomní opravy stavu systĂ©mu. SystĂ©m je zabezpečen pomocí obvodovĂ© redundance. V případì, Âľe je v nìkterĂ© z kopií chránìnĂ©ho obvodu detekována porucha, je odpovídající část konfigurační pamìti rekonfigurována za bìhu a po dokončení rekonfigurace je nutnĂ© stav opravenĂ©ho obvodu synchronizovat se správnì fungujícími kopiemi chránìnĂ©ho obvodu. SoučasnĂ© systĂ©my odolnĂ© proti poruchám mohou provádìt sloÂľitĂ© operace a komunikovat se svým okolím. Ă asto takĂ© pracují v reálnĂ©m čase. Jedním z kritĂ©rií pro systĂ©m odolný proti poruchám můÂľe být tedy co nejkratąí doba obnovy stavu systĂ©mu. V prezentaci budou zmínìny nìkterĂ© techniky pro obnovu stavu systĂ©mu pomocí rekonfigurace FPGA spolu s novì vznikající metodikou pro synchronizaci stavu.
Prezentácia predstaví dve tĂ©my týkajĂşce sa optimalizácie funkčnej verifikácie pomocou genetickĂ©ho algoritmu. Prvá tĂ©ma sa venuje optimalizácii regresných testov získaných z procesu funkčnej verifikácie. BudĂş predvedenĂ© experimenty s aritmeticko-logickou jednotkou. Druhá tĂ©ma sa venuje optimalizácii verifikácie riadenej pokrytím pre procesor typu RISC. BudĂş demonątrovanĂ© najmä novĂ© experimenty.
V současnĂ© dobì je nasazováno mnoho systĂ©mů pro detekci bezpečnostních hrozeb v počítačových sítích, aÂť jiÂľ jde o systĂ©my zaloÂľenĂ© na monitorování síÂťovĂ©ho povozu, analýze logů serverů či nasazování honeypotů. Tyto systĂ©my jsou vąak obvykle provozovány samostatnì a jejich výsledky nejsou nijak porovnávány s ostatními. Cílem mĂ©ho výzkumu je nalĂ©zt metody pro sbìr, analýzu, agregaci a hledání vzájemných korelací v hláąeních z tìchto systĂ©mů za Ăşčelem identifikace entit nejvíce ohroÂľujících bezpečnost na síti.
V prezentaci bude představen vznikající systĂ©m určený pro shroma¾ïování informací z nejrůznìjąích detektorů a pro výpočet reputace jednotlivých IP adres. Bude vysvìtleno, co by tato reputace mìla vyjadřovat a jakĂ© jsou moÂľnosti jejího vyuÂľití. Dále ukáÂľu výsledky vybraných analýz týkajích se bezpečnostních problĂ©mů, např. se podíváme na dlouhodobý průbìh počtu pokusů o zneuÂľití zranitelnosti Heartbleed.
Ve svĂ© prezentaci se vrátím zpìt do lĂ©ta 2014 a postupnì zrekapituluji celĂ© období související s mojí podzimní stáÂľí na University of Cambridge, včetnì období před odjezdem na stáÂľ a období po návratu domů. Kromì představení výzkumných Ăşkolů, kterým jsem se na Univeristy of Cambridge vìnoval, bude část prezentace zamìřena i na krátkĂ© shrnutí potřebných příprav před odjezdem, zhodnocení přínosu stáÂľe a informování o současných aktivitách, kterĂ© na uskutečnìnou stáÂľ přímo navazují.
TĂ©matem příspìvku bude predikce dopravních veličin a dojezdových dob pomocí soft-computingových algoritmů. Příspìvek bude předevąím zamìřen na hledání optimálního nastavení tìchto metod pomocí multikriteriálních genetických algoritmů.
Metoda rozdìl a panuj byla představena jako jeden z moÂľných přístupů k řeąení problĂ©mu ąkálovatelnosti v evolučním návrhu obvodů. SloÂľitý obvod je rozdìlen na moduly, kterĂ© jsou vyvíjeny oddìlenì. V tĂ©to prezentaci je evoluce neinteragujících modulů nahrazena koevolučním algoritmem. Fitness kaÂľdĂ©ho modulu pak závisí na tom, jak dobře spolupracuje s ostatními moduly - moduly se bìhem evoluce adaptují, aby pracovaly společnì. V prezentaci bude uvedena případová studie evolučního návrhu pomocí kartĂ©zskĂ©ho genetickĂ©ho programování (CGP) v Ăşloze návrhu přepínanĂ©ho filtru, který byl rozdìlen na modul obrazovĂ©ho filtru a modul detektoru ąumu.
Neuroevolution is a powerful technique for training neural networks for tasks like reinforcement learning in which, because there are no output targets, gradient information for adapting the weights can be unreliable. This talk will introduce two methods for scaling up neuroevolution in order to move away from toy problems towards challenging high-dimensional continuous reinforcement learning problems: compressed network search that represents neural network weights indirectly as a set of frequency domain coefficients, which allow very large networks to be evolved by searching in low-dimensional coefficient space; and deep-convolutional pre-processors, that transform high-dimensional input to low-dimensional feature vectors that are sufficiently compact and can be used as an input for small recurrent neural network controller. The performance of the methods is demonstrated on controlling a race car to drive along a track using solely a high-dimensional visual input.
Jan Koutnik received his Ph.D. in computer science from the Czech Technical University at Prague in 2008. He works as machine learning researcher at The Swiss AI Lab IDSIA. His research is mainly focused on artificial neural networks, recurrent neural networks, evolutionary algorithms and deep-learning applied to reinforcement learning, control problems, image classification, handwriting and speech recognition.
Obvody FPGA sa vyuÂľívajĂş v rĂ´znych oblastiach, ako napríklad vo výskume vesmíru, v automobilovom priemysle, v sieÂťových technolĂłgiách. Tieto obvody v poslednej dobe ponĂşkajĂş moÂľnosÂť rekonfigurácie svojich vybraných častí, kým ostatnĂ© časti mĂ´Âľu fungovaÂť bez preruąenia. MoÂľnosti rekonfigurácie sĂş značne obmedzenĂ© prísluąnými komerčnými softvĂ©rovými nástrojmi pre podpory rekonfigurácie.
Na seminári budĂş prezentovanĂ© niektorĂ© vybranĂ© skĂşsenosti s rekonfiguráciou obvodov FPGA od Xilinx od základov aÂľ po moÂľnostiach pouÂľitia metĂłd reverznĂ©ho inÂľinierstva na odhalenie nezdokumentovanĂ©ho formátu konfiguračnĂ©ho toku. Bude sĂşstredenĂ© na FPGA Xilinx Zynq, ktorej programovateÂľná logika je kompatibilná s Artix-7, Kintex-7 a Virtex-7. PrezentovanĂ© moÂľnosti a prístupy sĂş vąak pouÂľiteÂľnĂ© aj pre inĂ© FPGA od Xilinx, ako napríklad Virtex-5.
Táto práca je podporovaná projektom Excelentní mladí vìdci na VUT v Brnì (CZ.1.07/2.3.00/30.0039).
MechanickĂ© systĂ©my jsou stále častìji řízeny elektronickými řídicími jednotkami, na kterĂ© jsou kladeny různĂ© nároky z hlediska spolehlivosti. Velmi vysokĂ© nároky jsou kladeny na řídicí elektroniku kritických systĂ©mů pracujících v prostředí s vyąąí pravdìpodobností výskytu poruchy, například vesmírnĂ© systĂ©my, automobilový průmysl a podobnì. Jednou z cest, jak zvýąit spolehlivost je navrhovat tyto systĂ©my jako fault tolerant (FT), tedy systĂ©my odolnĂ© proti poruchám.
V prezentaci bude představena vznikající platforma pro ovìřování kvality FT metodik a vlivu poruch na elektro-mechanický systĂ©m řízený pomocí FPGA. Jako experimentální aplikace je pouÂľita řídicí jednotka robota pro hledání cesty v bludiąti. Bude představen základní koncept tĂ©to platformy, výsledky prvních experimentů bez aplikace FT metodik a následnì takĂ© myąlenka roząíření platformy o techniky funkční verifikace.
Proces generování testovacích stimulů se uplatňuje předevąím ve funkční verifikaci, kde je zapotřebí ovìřit správnost chování obvodu na obrovskĂ©m mnoÂľství vstupů, kterĂ© má odhalit nekorektní chování obvodu a tím chybu v jeho návrhu. Funkční verifikace zabírá přibliÂľnì 70% procesu vývoje obvodu, proto jakĂ©koliv zrychlení tohoto procesu je velmi Âľádoucí.
V tĂ©to prezentaci bude vysvìtlen základní princip univerzálního generování testovacích stimulů, zaloÂľenĂ©ho na dvou modelech - model popisu problĂ©mu a constraint model. Dále bude ukázán příklad pouÂľití tohoto principu na generování programů pro procesor typu RISC a VLIW.
Kopule je prostředek statistickĂ©ho zpracování
dat, umoÂľňující u vícerozmìrnĂ©ho rozdìlení pravdìpodobnosti
oddìlit výpočet marginálních rozdìlení pravdìpodobnosti od
určení struktury vzájemných závislostí. V prezentaci bude
stručnì vysvìtlen pojem kopule, ukázány jejich důleÂľitĂ©
vlastnosti a představeny základní typy kopulí.
Migrace
modelů je jedním ze způsobů paralelizace výpočtu EDA. Její
podstatou je rozdìlení celkovĂ© populace na nìkolik subpopulací,
mezi kterými dochází k občasnĂ© interakci (posílání
pravdìpodobnostního modelu). Tato modifikace zlepąuje konvergenci
výpočtu ve srovnání se sekvenční verzí.
Cartesian genetic programming (CGP) has been
successfully applied to a number of challenging problems. Recent
results showed that it can be used to design cryptography-relevant
Boolean functions. These functions have to be highly non-linear,
however, the non-linearity, if used as a fitness function, makes the
evolutionary algorithm computationally demanding. An innovative
approach to compute the non-linearity with respect to the scalability
of parallel implementation has been proposed and evaluated on the
Intel Xeon Phi Coprocessor.
Even though CGP has been known for
14 years, a lot of papers dealing with CGP modifications were
published in recent years (embedded CGP, self modifying CGP,
recurrent CGP, ...). In this presentation, the effect of a new
parameter-less mutation operator in CGP is evaluated in the task of
combinational circuits design. To speed up the evolutionary design of
complex circuits (e.g. multipliers), a new implementation of CGP with
2-output nodes is introduced.
V prezentaci představím projekt FastNet, jehoÂľ cílem je vytvořit knihovnu funkcí pro zpracování síÂťovĂ©ho provozu s moÂľností transparentní akcelerace v FPGA. Akceleraci v FPGA bude moÂľnĂ© provádìt dynamicky za bìhu systĂ©mu zejm. na základì jeho zatíÂľení. Cílovou platformou jsou rekonfigurovatelnĂ© SoC obvody jako např. Xilinx Zynq a Altera SoCFPGA, kterĂ© mají ĂşzkĂ© propojení mezi procesory a FPGA.
The demo will show functionality and unique features
of FPGA design and hardware acceleration card with 100GE CFP2
interface (four 25Gb GTZ transceivers), Virtex-7 HT chip, QDR-IIIe
memories and PCI gen.3 x16 interface. The FPGA desing utilizes PCIe
bifurcation technology to join two PCIe gen.3 x8 endpoints to x16
PCIe slot. PCIe switch is not needed, which is unique and not
demonstrated yet. Moreover, fast DMA engine and optimized Linux
drivers were designed and implemented to achieve 100Gb data transfers
through PCIe bus with low CPU utilization (ring buffer, zero copy,
etc.). Network traffic can be distributed among multiple CPU cores
based on configurable hash functions. This means that the FPGA design
provides wire-speed packet capture to the host memory and can utilize
power of FPGA and CPU cores for various network monitoring
applications.
The demo will show how packets can be received at
100Gbps speed and captured to the host memory. Processing speed will
be demonstrated by counters and graphs showing generated, received
and captured (by SW) packets. We will also show load of CPU cores
during the packet capture for various packet lengths.
Na semináři bude vysvìtleno, co na FIT rozumíme pod pojmem "teze dizertační práce", jak takovĂ© teze sepsat a jak se připravit na státní doktorskou zkouąku. Po prezentaci očekáváme diskuzi tìch, kteří se chystají teze sepsat, s tìmi, kteří jiÂľ teze obhájili, a s tìmi, kteří teze recenzují.
Evolučný návrh digitálnych obvodov vyuÂľíva bio-inąpirovanĂ©
metĂłdy a algoritmy s cieÂľom nájsÂť inovatívne rieąenia. Obvody
FPGA sĂş populárnou platformou pre evolučný návrh, lebo (1)
umoÂľnia vytvorenie kandidátnych rieąení pomocou natívnej
rekonfigurácie (2) a ohodnotenie kandidátnych rieąení je
rýchlejąie v FPGA ako v softvĂ©rových simulátoroch hardvĂ©ru.
Bola
navrhnutá nová architektĂşra pre evolučný návrh na platforme
Xilinx Zynq. ArchitektĂşra je rekonfigurovaná na niÂľąej Ăşrovni,
ako to komerčnĂ© nástroje od výrobcu podporujĂş. Nová
architektĂşra a spĂ´sob rekonfigurácie prináąajĂş značnĂ©
zrýchlenie evolĂşcie.
Navrhnutá architektĂşra bola pouÂľitá v
novej Ăşlohe: na priebeÂľnĂş syntĂ©zu hardvĂ©rových akcelerátorov
pre softvĂ©rovĂ© moduly. Navrhnutá metĂłda má tie výhody v
porovnaní s predchádzajĂşcimi aplikáciami evolučnĂ©ho návrhu, Âľe
nie je potrebná oddelená fáza trĂ©novania a správne (softvĂ©rovĂ©)
rieąenie je k dispozícií a mĂ´Âľe byÂť naĂŻalej pouÂľitĂ©, ak
evolĂşcia by nebola Ăşspeąná. Výhody v porovnaní s konvenčnými
metĂłdami, ako napríklad syntĂ©zou na vysokej Ăşrovni abstrakcie, sĂş
schopnosÂť navrhovaÂť digitálne obvody priebeÂľne v
rekonfigurovateÂľných vnorených systĂ©moch, návrhy mĂ´Âľu byÂť
samočinne adaptívne a je moÂľnĂ© navrhnú kreatívne rieąenia,
ktorĂ© zvyčajne nie sĂş dostupnĂ© v prípade pouÂľitia konvenčných
metĂłd.
ĂŹalej bol navrhnutý nový operátor mutácie, ktorý
zníÂľi čas rekonfigurácie a tým zrýchli evolĂşciu. Mutácie sĂş
vykonanĂ© na niÂľąej Ăşrovni abstrakcie ako predtým, čo roząíri
problĂ©m moÂľností, ale takisto mĂ´Âľe umoÂľniÂť nájdenie
kvalitnejąích rieąení. ZníÂľenie času rekonfigurácie je o
toÂľko dominantný nad väčąou mnoÂľinou moÂľností, Âľe je moÂľnĂ©
nájsÂť kvalitnejąie rieąenia za ten istý čas, ako
predtým.
Navrhnuté metódy boli vyhodnotené na probléme
návrhu obvodov pre filtrovanie obrazov. Experimentálne výsledky
demonątrujĂş výhody v porovnaní s predchádzajĂşcimi metĂłdami s
ohÂľadom na rýchlosÂť evolĂşcie a kvalitu navrhnutých rieąení.
Táto
práca je podporovaná projektom Excelentní mladí vìdci na VUT v
Brnì (CZ.1.07/2.3.00/30.0039).
One of the most challenging problems encountered in hardware
design is functional verification of arithmetic circuits and data
paths. Boolean logic techniques based on binary decision diagrams
(BDDs) and satisfiability (SAT) solvers, cannot handle complex
arithmetic designs as they require ``bit-blasting'', flattening of
the design into bit-level netlists. Approaches that rely on computer
algebra and Satisfiability Modulo Theories (SMT) methods are either
too abstract to handle the bit-level nature of arithmetic designs or
require solving computationally expensive decision problems.
Similarly, theorem provers require a significant human interaction
and intimate knowledge of the design to guide the proof process.
This talk presents an algebraic approach to functional
verification of integer arithmetic circuits, using an original
Network Flow approach. The circuit is modeled as a bit-level network
composed of adders and logic gates and the computation performed by
the circuit is viewed as a flow of binary data through the network.
Functional correctness of an arithmetic circuit is solved by
transforming the symbolic expressions representing the flow at the
circuit inputs into a polynomial expression at the primary outputs,
and checking if the resulting expression matches the binary encoding
at the primary outputs. Experimental results show application of the
method to certain classes of large arithmetic circuits.
Most implementations of Cartesian genetic programming (CGP) which can be found in the literature are sequential. However, solving complex design problems by means of genetic programming requires parallel implementation of both the search algorithm and the fitness function. Therefore we deal with the design of a highly optimized implementation of CGP with a great scalability. Several sequential implementations of CGP have been analyzed and the effect of various additional optimizations has been investigated. Furthermore, the parallelism at the instruction, data, thread and process level has been applied in order to take advantage of modern processor architectures and computer clusters. The performance has been evaluated in the task of evolutionary circuit design and bent Boolean function synthesis.
Current high-speed network monitoring systems focus more and more on the data from the application layers. Flow data is usually enriched by the information from HTTP, DNS and other protocols. The increasing speed of the network links, together with the time consuming application protocol parsing, require a new way of hardware acceleration. Therefore we propose a new concept of hardware acceleration for flexible flow-based application level monitoring which we call Software Defined Monitoring (SDM). The concept relies on smart monitoring tasks implemented in the software in conjunction with a configurable hardware accelerator. The hardware accelerator is an application-specific processor tailored to stateful flow processing. The monitoring tasks reside in the software and can easily control the level of detail retained by the hardware for each flow. This way the measurement of bulk/uninteresting traffic is offloaded to the hardware while the advanced monitoring over the interesting traffic is performed in the software. The proposed concept allows one to create flexible monitoring systems capable of deep packet inspection at high throughput. Our pilot implementation in FPGA is able to perform a 100Gb/s flow traffic measurement augmented by a selected application-level protocol parsing.
Kopule je prostředek statistickĂ©ho zpracování
dat, umoÂľňující u vícerozmìrnĂ©ho rozdìlení pravdìpodobnosti
oddìlit výpočet marginálních rozdìlení pravdìpodobnosti od
určení struktury vzájemných závislostí.
V prezentaci bude
stručnì vysvìtlen pojem kopule, ukázány jejich důleÂľitĂ©
vlastnosti a představeny základní typy kopulí. Na příkladu
dvojrozmìrnĂ© Gaussovy kopule bude ukázán postup vzorkování
náhodnĂ©ho vektoru z kopulační funkce a ukázáno pouÂľití v
pravdìpodobnostních evolučních algoritmech.
Prezentace je chápána jako přehledovĂ© uvedení do oblasti. Kromì klíčových tĂ©mat a problĂ©mů budou v prezentaci představeny základní typy RT systĂ©mů, dále pak principy realizace RT systĂ©mů prostředky operačních systĂ©mů (OS) určených pro práci v reálnĂ©m čase (RTOS). Mj. bude zdůraznìn rozdíl mezi RT zpracováním a zpracováním za bìhu, mezi RT systĂ©my spouątìnými časem a událostmi, mezi konvenčními OS a RTOS a bude zůraznìna klíčovost role plánovače a mechanismu přiřazování priorit. Na závìr prezentace se, v souvislosti s RT systĂ©my, pokusím přehledovì shrnout vybraná vìdeckovýzkumná tĂ©mata realizovaná na ĂšPSY v letech 2011+ a představit výbìr nìkolika, z pohledu publikovatelnosti i praktickĂ© pouÂľitelnosti, zajímavých problĂ©mů k budoucímu řeąení.
Zavedení počítačových technologií na finanční trhy s sebou přineslo novĂ© způsoby obchodování a vydìlávání penìz. Rozvíjí se zejmĂ©na algoritmickĂ© obchodování, kterĂ© vyÂľaduje sniÂľování latence systĂ©mů pro elektronickĂ© obchodování. Ă istì softwarová řeąení dosáhla v tĂ©to oblasti svých technologických limitů a je tedy nutnĂ© nìkterĂ© časovì kritickĂ© operace akcelerovat v hardware pomocí FPGA. Prezentace se bude zabývat současným stavem poznání v oblasti akcelerace systĂ©mů pro obchodování na burze. Dále budou diskutovány slabĂ© stránky současných řeąení a bude představena nová hardwarová architektura s kukaččím haąováním, která na základì zpráv přicházejících z burzy udrÂľuje aktuální knihu s nejlepąími cenami.
Neustály rozvoj počítačových sietí a Internetu
kladie stále novĂ© a prísnejąie poÂľiadavky na ich správu.
MnoÂľstvo sluÂľieb sa stáva stále viac závislých na ich
dostupnosti uÂľívateÂľom. InternetovĂ© Ăştoky sa tieÂľ neustále
rozvíjajĂş, a to kvalitatívne aj kvantitatívne. RastĂşca tendencia
Ăştokov neobiąla ani sluÂľbu DNS, ktorej popularita pouÂľitia na
ąkodlivĂ© Ăşčely stĂşpa. Práca sa sĂşstreĂŻuje na vyuÂľitie
výsledkov detekcie z dát rĂ´zneho typu, ktorĂ© mĂ´Âľu navyąe
pochádzaÂť z rĂ´znych zdrojov. Hlavnými kritĂ©riami práce je
zlepąenie presnosti a rýchlosti detekcie.
Prezentácia sa bude
zaoberaÂť zvyąujĂşcou sa potrebou rieąenia neustále stĂşpajĂşceho
počtu bezpečnostných incidentov a výskytu anomálií so zneuÂľitím
DNS. Následne bude definovaný cieÂľ mojej dizertačnej práce.
Prezentácia bude pokračovaÂť prehÂľadom mojej doterająej činnosti
a vymedzením časovĂ©ho plánu pre ĂŻaląie kroky k dosiahnutiu
cieÂľa práce.
S rozvojem datových center, nárůstem přenosu
multimediálních dat a přesouváním aplikací do cloudu dochází
k postupnĂ©mu zvyąování kapacity páteřních linek a začíná se
postupnì nasazovat technologie 100 Gb Ethernetu. VysokĂ© přenosovĂ©
rychlosti ale kladou značnĂ© nároky na rychlost zpracování. Pro
přesnĂ© mìření je nutnĂ© na 100Gb lince zpracovat kaÂľdý paket
do 5ns. Navíc řada problĂ©mů a bezpečnostních incidentů je dnes
na aplikační Ăşrovni, coÂľ vyÂľaduje hloubkovou analýzu paketů
(DPI - Deep Packet Inspection) a vede k daląímu nárůstu poÂľadavků
na výpočetní výkon.
V rámci prezentace bude představena
jedna z prvních 100 Gb akceleračních karet postavená na
technologii Virtex-7 HT s 25 Gb sĂ©riovými kanály. Bude ukázáno
nìkolik případu pouÂľití karty v prostředí páteřní sítì a
datového centra a k nim navr¾ené a vyvinuté algoritmy a
hardwarovĂ© architektury zajiąÂťující zpracování na rychlosti
100 Gb. Na závìr bude představen koncept Softwarovì DefinovanĂ©ho
Monitorování (SDM), který umoÂľňuje efektivnì řeąit hloubkovou
analýzu paketů i pro takto vysokĂ© rychlosti síÂťových linek.
KybernetickĂ© Ăştoky v počítačovĂ© síti neustále
rostou co do počtu i rozmanitosti. Dáme-li do souvislosti
nepřátelskĂ© síÂťovĂ© prostředí s daląími trendy jako jsou
migrace sluÂľeb do sítì (cloudovĂ© sluÂľby), připojování
čehokoliv do sítì (Internet of Things), vzniká vysokĂ© riziko
kybernetických hrozeb a jejich závaÂľných následků. JednotlivĂ©
subjekty (poskytovatelĂ© připojení, instituce, domácnosti) často
nemají dostatečnĂ© finanční, technickĂ© a personální prostředky
pro systematickĂ© řeąení síÂťovĂ© bezpečnosti. Z bezpečnostního
a z ekonomickĂ©ho pohledu je nutnĂ© přejít na poskytování
bezpečnosti formou sluÂľby, která dovolí centralizovanì řeąit
síÂťovou bezpečnost na daleko vyąąí technologickĂ© a znalostní
Ăşrovni.
Prezentace se bude zabývat určením smìrů výzkumů
a inovací v nìkolika ortogonálních oblastech síÂťovĂ©
bezpečnosti. Předevąím se jedná o aplikačnì specifickĂ© Ăştoky,
rychlĂ© zpracování velkĂ©ho mnoÂľství dat, online detekce Ăştoků,
korelace výsledků a rychlá obrana. Pouze kombinací tìchto smìrů
bude moÂľnĂ© vybudovat komplexní a přesnou sluÂľbu pro síÂťovou
bezpečnost pro horizont 2020.
V rámci semináře budou představeny dvì techniky efektivní reprezentace přechodových funkcí pro evoluční návrh celulárních automatů. Zatímco první technika je zaloÂľena na vyuÂľití instrukcí popisujících algoritmus přechodovĂ© funkce (tj. funkce jednoznačnì definující chování celulárního automatu), v druhĂ©m přístupu je přechodová funkce reprezentována sadou tzv. podmínìnì aplikovaných pravidel. Součástí prezentace budou výsledky experimentů evolučního návrhu dvojrozmìrných uniformích celulárních automatů realizujících replikaci netriviálních struktur a výpočty aritmetických operací. Na závìr budou shrnuty přednosti a nevýhody navrÂľených technik a nastínìny moÂľnosti daląího výzkumu.
Genom v jednĂ© z moÂľných definic je chemicky kĂłdovaná mnoÂľina instrukcí, kterými se řídí Âľivot bunìk a celých organismů v období jejich Âľivota. Genomy si ÂľivĂ© systĂ©my odevzdávají s pokolení na pokolení formou obyčejných dceřiných bunìk, popřípadì specializovanými spĂłrami nebo pohlavními buňkami. Genomy dnes známých organizmů proąli a stále procházejí různì rychlými a vzájemnì se doplňujícími zmìnami, způsobenými přirozeným výbìrem v populaci, jakoÂľ i existencí mechanismů, kterĂ© zvyąují dynamiku zmìn jako reakci na prostředí. Kromì bodových mutací a celogenomovĂ© rekombinace se jedná například o chyby v kopírování tandemových repetic, aktivitu transpozonů - mobilní DNA, epigenetickĂ© (mimo sekvenci DNA) zmìny a přítomnost či absence pohlavní reprodukce. Poskytnu přehled dnes známých genetických a bunìčných mechanismů, kterĂ© zaručují, Âľe Âľivá buňka dokáÂľe optimalizovat svou funkci, přeÂľít a fungovat ve velkĂ©m rozsahu parametrů prostředí.
Genom v jednĂ© z moÂľných definic je chemicky kĂłdovaná mnoÂľina instrukcí, kterými se řídí Âľivot bunìk a celých organismů v období jejich Âľivota. Genomy si ÂľivĂ© systĂ©my odevzdávají s pokolení na pokolení formou obyčejných dceřiných bunìk, popřípadì specializovanými spĂłrami nebo pohlavními buňkami. Genomy dnes známých organizmů proąli a stále procházejí různì rychlými a vzájemnì se doplňujícími zmìnami, způsobenými přirozeným výbìrem v populaci, jakoÂľ i existencí mechanismů, kterĂ© zvyąují dynamiku zmìn jako reakci na prostředí. Kromì bodových mutací a celogenomovĂ© rekombinace se jedná například o chyby v kopírování tandemových repetic, aktivitu transpozonů - mobilní DNA, epigenetickĂ© (mimo sekvenci DNA) zmìny a přítomnost či absence pohlavní reprodukce. Poskytnu přehled dnes známých genetických a bunìčných mechanismů, kterĂ© zaručují, Âľe Âľivá buňka dokáÂľe optimalizovat svou funkci, přeÂľít a fungovat ve velkĂ©m rozsahu parametrů prostředí.
Ăščelom funkčnej verifikácie je overovanie korektnosti hardwarových systĂ©mov vzhÂľadom na danĂş ąpecifikáciu. V sĂşčasnosti tvorí funkčná verifikácia jednu z najvýznamnejąích etáp pri vývoji hardware, ale stále je tu priestor pre optimalizáciu. Jednou z týchto optimalizácií je automatickĂ© dosiahnutie dostatočne vysokĂ©ho pokrytia k¾účových vlastností verifikovanĂ©ho systĂ©mu prostredníctvom generovaných vstupov. V prezentácii bude predstavená jedna z techník, ako toho dosiahnuÂť, a to pomocou genetickĂ©ho algoritmu.
CĂ©vní mozková příhoda (CMP) je náhle se
rozvíjející postiÂľení určitĂ©ho okrsku mozkovĂ© tkánì vzniklĂ©
poruchou jejího prokrvení. Jedná se o akutní stav, vyÂľadující
neodkladnou lĂ©kařkou pĂ©čí, který nezřídka končí váÂľnými
trvalými následky či smrtí. Jednou z častých příčin CMP je
ruptura aneurysma vedoucí k nitrolebečnímu krvácení končící
smrtí aÂľ v 90% případů. Ăščinnou technikou oąetření
aneurismatu je zavedení stentu a vyztuÂľení stìny poąkozenĂ©
cévy.
Mezí hlavní problĂ©my současnĂ© intrakraniální
angioplastiky je určení míry rizika prasknutí danĂ©ho aneurismatu
a nalĂ©havosti jeho oąetření. Za tímto Ăşčelem vznikl simulační
kĂłd HemeLB, který pomocí numerickĂ© simulace proudìní krve
cĂ©vním systĂ©mem mozku dokáÂľe určit míru rizika prasknutí.
V
rámci semináře bych rád představil simulační kĂłd HemeLB, jenÂľ
je vyvíjen v Centre for Computational Science, University College
London, kde jsem byl na ąesti-mìsíčním post-doc. HemeLB je
vysoce paralelní kĂłd pro simulaci dynamiky kapalin (CFD), jenÂľ se
zamìřuje na řídkĂ© domĂ©ny (cĂ©vní systĂ©m v mozku). Pro
simulaci se vyuÂľívá metoda Lattice-Boltzman, coÂľ je v podstatì
jednoduchý celulární automat. Díky tomu dokáÂľe HemeLB efektivnì
vyuÂľívat aÂľ 32.000 výpočetních jader. Abychom vąak byli
schopni simulovat činnost celĂ©ho neurovaskulárního systĂ©mu v
rámci nìkolika srdečních tepů v klinicky relevantních časech
(mĂ©nì neÂľ 1h), je nutnĂ© dosáhnout ąkálovatelnosti na zhruba 1
milion výpočetních jader.
V rámci pobytu v CCS jsem vìnoval
dvìma oblastem: (1) Efektivnímu vyuÂľití SIMD jednotek moderních
procesorů (SSE, AVX), (2) RovnomìrnĂ©mu rozloÂľením výpočetní a
komunikační zátì¾e mezi jednotlivá výpočetní jádra. V rámci
semináře budou představeny výsledky dosaÂľenĂ© v obou tìchto
oblastech, zmìřenĂ© na superpočítači HECToR v EPCC Edinburgh, a
zaslané na konferenci EASC.
V prezentaci bude uveden aktuální stav řeąení disertační práce na tĂ©ma "Návrh a optimalizace obrazových klasifikátorů". Práce řeąí problematiku automatickĂ© syntĂ©zy AdaBoost klasifikátoru pro FPGA technologii.
Parametry generovaných klasifikátorů jsou nastaveny tak, aby výsledný klasifikátor splňoval poÂľadavky na kvalitu klasifikace a současnì spotřebovával co nejmenąí mnoÂľství zdrojů. Jsou tak vytvářeny velmi malĂ© a velmi rychlĂ© klasifikátory, kterĂ© budou slouÂľit jako pre-processingovĂ© jednotky pro AdaBoost klasifikátory. V prezentaci bude blíÂľe představena část práce, která se zabývá energetickou náročností řeąení AdaBoost klasifikátoru s pre-procesingovými jednotkami ve srovnání s klasickým přístupem. V závìru práce budou prezentovány aktivity spojenĂ© s doktorským studiem.
Evoluční návrh pomocí kartĂ©zskĂ©ho genetickĂ©ho programování (CGP) je obvykle výpočetnì velmi náročnou metodou, při níÂľ je typicky nejnáročnìjąí proces výpočtu fitness. Dříve byla představena koevoluce podmnoÂľin trĂ©novacích vektorů v CGP jako metoda, pomocí níÂľ lze dosáhnout sníÂľení náročnosti a frekvence výpočtu fitness. V tĂ©to prezentaci bude představena koevoluční technika výbìru trĂ©novacích vektorů pro evoluční návrh pomocí CGP v závislosti na schopnosti adaptace fitness v populaci kartĂ©zských programů.
V příspìvku bude prezentován současný stav řeąení disertační práce na tĂ©ma automatickĂ© detekce neÂľádoucího síÂťovĂ©ho provozu. Nejdříve bude stručnì shrnuta problematika analýzy síÂťovĂ©ho provozu. PotĂ© bude představena aktuálnì řeąená oblast korelace a agregace výsledků z různých detektorů a udrÂľování reputace jednotlivých IP adres. Na závìr budou představeny plány daląího smìřování disertační práce.
V příspìvku bude prezentována metodika pro návrh sytĂ©mů odolných proti poruchám (FT) v FPGA do omezenĂ©ho implementačního prostoru, která bere v Ăşvahu výskyt přechodných i trvalých poruch. VyuÂľívá přitom částečnou dynamickou rekonfiguraci, kterou je moÂľnĂ© za bìhu opravit část FPGA s přechodnou poruchou a v případì trvalĂ© poruchy zmìnit typ pouÂľitĂ©ho FT systĂ©mu na takový, který bude mĂ©nì náročný na zdroje a nebude vyuÂľívat část FPGA s poruchou. Metodika ja zaloÂľena na pouÂľití předkompilovaných konfigurací FPGA, kterĂ© jsou uloÂľeny v externí pamìti. Pro redukci jejich počtu je vyuÂľita metoda relokace konfigurační posloupnosti. V závìru bude prezentováno shrnutí aktivit spojených s doktorským studiem.
Příspìvek stručnì představí architekturu NFA-Split a uvede optimalizace tĂ©to architektury. Bude představeno sníÂľení časovĂ© sloÂľitosti konstrukce architektury NFA-Split, sníÂľení počtu spotřebovaných pamìtí BRAM a optimalizace umístìní částí NKA v deterministických částech. Na závìr bude představeno daląí smìřování práce.
Prezentace bude přibliÂľovat současný stav řeąení disertační práce zamìřenĂ© na vyuÂľití obvodů FPGA v oblasti smìrování v páteřních sítích. Krátce budou shrnuty výsledky práce na optimalizaci pamìovĂ© náročnosti operace vyhledání nejdeląího shodnĂ©ho prefixu. Dále pak bude představena aktuálnì řeąená oblast sledování dynamických vlastností smìrovacích tabulek páteřních smìrovačů. Závìr prezentace bude vìnován shrnutí aktivit spojených s doktorským studiem.
Evolučný návrh vyuÂľíva bio-inąpirovanĂ© metĂłdy s cieÂľom nájsÂť inovatívne rieąenia (digitálne obvody). Obvody FPGA je moÂľno povaÂľovaÂť za najpopulárnejąiu a najĂşspeąnejąiu platformu pre evolučný návrh. Aktuálny výskum v oblasti zahrňuje pouÂľitie virtuálnej a natívnej rekonfigurácie. Oba tieto prístupy majĂş svoje nevýhody. Prístup zaloÂľený na virtuálnej rekonfigurácii sa vyznačuje pomaląím vyhodnotením kandidátnych obvodov a natívna rekonfigurácia je pomaląia.
Na seminári bude predstavená nová hybridná metĂłda, ktorá spojí výhody a limituje nevýhody virtuálnej a natívnej rekonfigurácie. Hlavným prínosom práce je nová architektĂşra pre evolučný hardvĂ©r na novej platforme Xilinx Zynq, ktorá je rekonfigurovaná na jemnejąej Ăşrovni, ako to komerčnĂ© nástroje od výrobcu podporujĂş. Nová architektĂşra a spĂ´sob rekonfigurácie prináąajĂş okrem zníÂľenia plochy aj značnĂ© zrýchlenie (rekonfigurácie a vyhodnotenia kandidátnych obvodov). Navrhnutá architektĂşra je vyhodnotená na problĂ©me návrhu obvodov pre filtrovanie obrazov. Experimentálne výsledky demonątrujĂş lepąiu kvalitu v porovnaní s predchádzajĂşcimi metĂłdami s ohÂľadom na rýchlosÂť evolĂşcie, veÂľkosÂť plochy na čipe a flexibilitu.
Na základe týchto posledných výsledkov bola uskutočnená spolupráca s výskumným týmom z CEI UPM (Madrid, ©panielsko). V rámci spolupráce a dvojmesačnej stáÂľe v Madride (za podpory projektu CZ.1.07/2.3.00/30.0039 - Excelentní mladí vìdci na VUT v Brnì) vznikol nový digitálny systĂ©m na platforme Xilinx Virtex-5 pre evolučný návrh. Bola vyvinutá nová základná jednotka spracovania a hardvĂ©rový návrh pre rýchlu rekonfiguráciu týchto jednotiek. Rýchla rekonfigurácia je umoÂľnená generovaním konfiguračnĂ©ho reÂťazca v obvode FPGA, a to rýchlejąie, ako komerčnĂ© návrhárske nástroje umoÂľnia na výkonných osobných počítačoch. Navrhnutá nová metĂłda ĂŻalej zlepąuje rýchlosÂť evolĂşcie, zniÂľuje plochu na čipe a zvyąuje flexibilitu systĂ©mov pre evolučný návrh.
Výuka technických či hardwarovì zamìřených
předmìtů má na FIT VUT v Brnì dlouholetou tradici. Díky tomu,
Âľe v minulosti byla do výuky nasazena platforma FITkit, získali
studenti moÂľnost vyuÂľít teoretickĂ© poznatky a prakticky si
vyzkouąet implementaci nejen softwarových, ale taktĂ©Âľ
hardwarových projektů či dokonce komplexnìjąích vestavìných
systĂ©mů. Takto si mohou do svĂ©ho budoucího profesního Âľivota
odnĂ©st neocenitelnĂ© zkuąenosti.
I kdyÂľ v průbìhu času
doąlo k nìkolika drobným modifikacím, tak z dneąního pohledu je
zejmĂ©na pouÂľitá součástková základna poplatná dobì vzniku
platformy FITkit a v mnohĂ©m jiÂľ neodpovídá aktuálním potřebám
či trendům. Z tìchto důvodů bylo v rámci ESF projektu
"Vzdìlávání v IT pro praxi" přistoupeno k vývoji novĂ©
generace pod kĂłdovým označením Minerva. Obsahem prezentace bude
tedy nástin vývoje a technickĂ©ho řeąení výukovĂ© a
experimentální platformy Minerva, za jejíÂľ realizací stojí tým
z ĂšPSY.
V prezentaci bude představena uSonda vyvíjená skupinou z ĂšPSY na projektu "Moderní prostředky pro boj s kybernetickou kriminalitou na Internetu novĂ© generace". uSonda slouÂľí pro nasazení zákonnĂ©ho odposlechu síÂťovĂ©ho provozu u menąích poskytovatelů internetovĂ©ho připojení (ISP) nebo přímo do infrastruktury mezi ISP a koncovĂ©ho uÂľivatele sítì. Na prezentaci bude popsán vývoj uSondy od prvotních plánu aÂľ po výslední prototyp.
TĂ©matem příspìvku bude predikce intenzity dopravy, obsazenosti vozovky a průmìrnĂ© rychlosti vozidel. Tyto veličiny je moÂľnĂ© Ăşspìąnì predikovat pomocí algoritmů strojovĂ©ho učení, jako jsou neuronovĂ© sítì, nebo support vector regression. Příspìvek bude předevąím zamìřen na hledání optimálního nastavení tohoto druhu algoritmů pomocí multikriteriálního genetickĂ©ho algoritmu.
V prezentaci bude ukázáno vyuÂľití kd-tree a octree pro kompresi shlukových dat a odhalena pravdìpodobná příčina nízkĂ© efektivity komprese. Následnì bude pro ilustraci právì na quadtree ukázán jeden z moÂľných a nových způsobů, jak tuto otázku řeąit, byÂť vlastní realizace se zatím vyznačuje vysokou reÂľií zpracování.
V prezentaci budou popsána roząíření systĂ©mu pro soubì¾nou evoluci HW a SW aplikačnì specifických mikroprogramových architektur. Nejvýznamnìjąí roząíření umoÂľňuje oproti předchozí verzi systĂ©mu vytvářet v HW části pomocí propojení dostupných modulů různĂ© topologie. Daląím roząířením je nový typ vstupního modulu, díky nìmuÂľ lze vstupy zpracovávat v libovolnĂ©m počtu samostatných datových toků. Tato dvì roząíření dovolují evoluční návrh takových řeąení, která v předchozí verzi systĂ©mu nebyla realizovatelná. Na závìr prezentace budou představeny výsledky experimentů, na nichÂľ bude prakticky předveden přínos zmínìných roząíření.
V prezentaci budou shrnuty výsledky hodnocení vìdy a výzkumu, kterých FIT dosáhla v předchozích letech. Bude stručnì představena nová metodika pro hodnocení vìdy a výzkumu, která byla schválena pro Ă R. Tato prezentace jiÂľ byla přednesena na výjezdním zasedání fakulty.
We present EvoCaches, a novel approach for implementing application-specific caches. The key innovation of EvoCaches is to make the function that maps memory addresses from the CPU address space to cache indices programmable. We support arbitrary, Boolean mapping functions that are implemented within a small reconfigurable logic fabric. For finding suitable cache mapping functions we rely on techniques from the evolvable hardware domain and utilize an evolutionary optimization procedure. We evaluate the use of EvoCaches in an embedded processor for two specific applications (JPEG and BZIP2 compression) with respect to execution time, cache miss rate and energy consumption. We show that the evolvable hardware approach for optimizing the cache functions not only significantly improves the cache performance for the training data used during optimization, but that the evolved mapping functions generalize very well. Compared to conventional cache architecture, EvoCaches applied to test data achieves a reduction in execution time of up to 14.31% for JPEG (10.98% for BZIP2), and in energy consumption by 16.43% for JPEG (10.70% for BZIP2). We conclude our presentation by outlining the challenges of the EvoCaches concept and presenting our current effort on implementing EvoCaches using a SPARC v8 based Leon 3 soft-core CPU.
The goal of computational systems biology is to develop models that can predict and explain unknown facts about the dynamics of biological systems, especially, non-trivial behaviour emerging from the interplay among the enormous number of individual biochemical components. The models are based on known first principles, wet-lab measurements, and existing hypotheses available in literature. A lot of information remains unknown, e.g., quantitative parameters such as rates of individual biochemical events. All the known or expected biological facts can be formalized in temporal logics. Model checking techniques known from formal verification can be then used to explore models with respect to a given set of temporal properties (dynamical constraints). The space of uncertainty in models can be then restricted by means of these constraints. This gives the modellers a powerful alternative to traditional parameter fitting methods. In this talk, an overview of applications of model checking to biological models will be given.
4.10.2013: Adam Crha, Ondřej Ă ekan,
Radek Hrbáček, Martin Hyrą
11.10.2013: Lukáą Kekely, Jakub
Podivínský, Frantiąek Sedlář
18.10.2013: Jan Viktorin,
Martin Zamba, Drahoslav Záň, Radek Tesař
Samočinná oprava vnorených pamätí sa pouÂľíva na zvýąenie výÂťaÂľnosti výroby systĂ©mov na čipe, kde sĂş v sĂşčasnosti pamäte dominantným prvkom. Oprava je zaloÂľená na zmene adresovania poruchových miest v pamätiach, namiesto nich sĂş adresovanĂ© záloÂľnĂ© miesta, a to na Ăşrovni celých riadkov, stĂĄpcov alebo ich častí (blokov). Efektívne pridelenie záloh pri pouÂľití oboch typov záloh predstavuje NP Ăşplný problĂ©m a rieąia ho algoritmy opravy. V prezentácii sa budem venovaÂť stručnĂ©mu prehÂľadu známych algoritmov opravy a porovnaniu ich vlastností a predstavím návrh novĂ©ho algoritmu a dosiahnutĂ© simulačnĂ© výsledky.
The goal of hyper-heuristics is to automate the design of heuristic methods used to solve hard optimization problems. Hyper-heuristics operate on the search space of heuristics, seeking for innovative search methods for a given optimization task. In this talk, we propose a Grammatical Evolution approach to the automatic design of Ant Colony Optimization algorithms. The grammar adopted by this framework has the ability to guide the learning of novel architectures, by rearranging components regularly found on human designed variants. Results obtained with the Traveling Salesperson Problem show that the evolved strategies are effective, exhibit a good generalization capability, and are competitive with human designed variants.
26.4. Kajan, Koąař, Kadlček, Dvořák,
Tobola
3.5.: Korček, Slaný, Ĺ˝aloudek, Petrlík,
Minařík
10.5.: Bartoą P., ©imková, Mičulka, Straka,
Szurman
17.5.: ©imek, Tříska, Kaątil, Kaątovský, Kováčik
24.5.: ©ikulová, Ĺ˝ádník, Bartoą V., Mikuąek, Matouąek
Prezentace představuje novĂ© výsledky v oblasti AdaBoost klasifikátorů. Jsou v ní přestaveny novĂ© výsledky z oblasti návrhu nových tvarů příznaků pro LBP klasifikátory pomocí evolučních technik. Druhá část prezentace se zamìřuje na automatickou syntĂ©zu klasifikátoru do FPGA a popisuje nejvýznamìjąí prvky tĂ©to architektury. Architektura je zamìřena na pre-processingovou jednotku, která je velmi rychlá a současnì energeticky Ăşsporná.
V příspìvku bude prezentována metodika pro návrh sytĂ©mů odolných proti poruchám (FT) v FPGA do omezenĂ©ho implementačního prostoru, která bere v Ăşvahu výskyt přechodných i trvalých poruch. VyuÂľívá přitom částečnou dynamickou rekonfiguraci, kterou je moÂľnĂ© za bìhu opravit část FPGA s přechodnou poruchou a v případì trvalĂ© poruchy zmìnit typ pouÂľitĂ©ho FT systĂ©mu na takový, který bude mĂ©nì náročný na zdroje a nebude vyuÂľívat část FPGA s poruchou. Metodika ja zaloÂľena na pouÂľití předkompilovaných konfigurací FPGA, kterĂ© jsou uloÂľeny v externí pamìti.
Prezentácia bude zameraná na popis základných postupov pri verifikácii číslicových systĂ©mov a predstaví novĂ© techniky akcelerácie a optimalizácie tohto procesu. Zároveň bude predstavený aj cieÂľ dizertačnej práce, ktorým je tvorba komplexnĂ©ho modelu pokrytia vo funkčnej verifikácii, ktorý bude znovupouÂľiteÂľný pri testovaní systĂ©mu na niÂľąích Ăşrovniach abstrakcie a pri testovaní a lokalizácii porĂşch pochádzajĂşcich z jeho externĂ©ho prostredia. SĂşčasÂťou prezentácie bude aj zhrnutie doterająej práce.
KartĂ©zskĂ© genetickĂ© programování se pouÂľívá v mnoha aplikačních domĂ©nách, jakou je například evoluční návrh obrazových filtrů. Evoluční návrh je obvykle výpočetnì velmi náročnou metodou, při níÂľ je typicky nejnáročnìjąí proces výpočtu fitness. V tĂ©to prezentaci bude představena koevoluce podmnoÂľin trĂ©novacích dat v kartĂ©zskĂ©m genetickĂ©m programování (CGP) jako metoda, pomocí níÂľ lze dosáhnout sníÂľení náročnosti a frekvence výpočtu fitness.
V rámci semináře bych rád shrnul svůj dvouletý pobyt na AustralskĂ© Národní Univerzitì (ANU), kde jsem se zabýval akcelerací a paralelizací simulace ąíření ultrazvuku v mìkkých tkáních na různých systĂ©mech počínaje bì¾ným desktopy, NUMA servery, přes grafickĂ© karty aÂľ k superpočítačovým svazkům. Prezentace je zamìřena předevąím na problĂ©my a Ăşskalí při implementaci a testovaní vysoce výkonných kĂłdů a interpretaci a validaci výsledků, jenÂľ simulace poskytuje. V závìru shrnu svoje dojmy a záÂľitky z dvou let pobytu "down under".
Prezentace bude zamìřena na Ăşlohou vyhledání nejdeląího shodnĂ©ho prefixu v kontextu smìrování v počítačových sítích. V první části budou představeny základní i pokročilĂ© přístupy k řeąení tĂ©to Ăşlohy včetnì paralelních zřetìzených architektur pro rekonfigurovatelnĂ© obvody. Ve druhĂ© části představím výsledky svĂ© dosavadní práce v tĂ©to oblasti a nastíním budoucí plány v rámci disertační práce.
SoftcomputingovĂ© modely, jako jsou například neuronovĂ© sítì, support vector regression a evoluční algoritmy lze vyuÂľít k predikci různých dopravních jevů. Příspìvek se zabývá predikcí počtu projetých vozidel, průmìrnĂ© rychlosti, obsazenosti vozovky v určitĂ©m cestnĂ©m Ăşseku a predikci dojezdových dob. Výsledky jednotlivých metod jsou porovnány s vyuÂľitím dat z reálnĂ©ho provozu. Dále budou představeny cíle disertační práce.
Asynchronous circuits prove to be more advantageous as compared to syn- chronous ones in, (a) they are more power ecient since they are activity driven, (b) they are less susceptible to eletromagnetic interference (EMI), and (c) they are (usually) immune to delay variations that might a ect the synchronous de- signs. On the other hand, apart from their high area overhead, they are said to be more vulnerable to transient faults: Since they always operate on (closed loop) handshaking, faulty transitions, at times, can easily lead to early comple- tion of the handshakes leading to the corruption of data, metastable behavior, and sometimes may even lead to deadlocks. Considering the continuous rise in soft error rate (SER) with the advancement of technology, we look into the design of transient fault tolerant (FT) asynchronous circuits: We explore the most widely adopted 4-phase bundled handshake protocol, and a simple proto- type of Networks-on-Chip (NoCs) makes our case study, since the latter have literally become the de facto standard for communication in complex Systems- on-Chip (SoC) architectures. Furthermore, the same application allows us to explore the possible failure scenarios (and subsequently address them) for as many asynchronous components as possible, since they cover a wide range of them, from simple asynchronous FIFOs to complex non-deterministic arbitra- tion circuits. Here we will discuss the design of asynchronous NoC, FT on-chip communication channels, and FT muller-pipelines, which make the control path for asynchronous FIFOs.
V prezentaci budou představeny mĂ© dosavadní výsledky v oblasti metod pro analýzu síÂťovĂ©ho provozu a detekci anomálií. Dále bude uveden daląí plánovaný postup mĂ©ho výzkumu a cíl disertační práce. Tím bude předevąím návrh novĂ©ho typu IDS systĂ©mu, zaloÂľenĂ©ho na udrÂľovní statistických profilů provozu jednotlivých IP adres v síti. V tìchto profilech jsou pak hledány anomálie, konkrĂ©tní Ăştoky a neobvyklĂ© zmìny v chování. I vzhledem k plánovanĂ©mu nasazení ve velkých sítích s aÂľ miliony aktivními adresami není návrh a implementace takovĂ©ho systĂ©mu triviální. Bude uvedeno nìkolik očekávaných problĂ©mů spolu s návrhy na moÂľná řeąení.
Prezentace představí zamýąlený obsah tezí. Bude představena problematika vyhledávání řetìzců popsaných regulárními výrazy a algoritmy zaloÂľenĂ© na NKA a DKA. Dále budou popsány moÂľnosti pouÂľití redukce NKA pro zmenąení velikosti implementace v FPGA. Na závìr budou uvedeny moÂľnosti optimalizace hybridního přístupu NFA-split.
NáročnĂ© multimediální síÂťovĂ© aplikace, jakými jsou např. pokročilá prostředí pro vzdálenou spolupráci, vyuÂľívají datovĂ© toky o přenosových rychlostech řádovì srovnatelných s kapacitami dostupných linek. Tyto aplikace takĂ© často vyuÂľívají vícebodovou distribuci dat, obvykle zajiąÂťovanou náhradami multicastu na aplikační Ăşrovni. V přednáące bude představen problĂ©m plánování náročných datových přenosů, tedy hledání cest pro výąe zmínìnĂ© aplikace. Ten je řeąen s předpokladem, Âľe není známa fyzická topologie sítì, pouze end-to-end dosaÂľitelnost jednotlivých aplikačních uzlů, a pro řeąení je vyuÂľita metoda celočíselnĂ©ho lineárního programování. Pro případy, kdy je známá část fyzickĂ© topologie sítì, bude představena takĂ© metoda, která pracuje se smíąenou reprezentací sítì na fyzickĂ© a aplikační Ăşrovni.
TĂ©matem prezentace je pokročilá injekce SEU poruch. V první části bude představen externí SEU injektor, který umoÂľňuje vkládat SEU na libovolnou pozici v bitstreamu spolu se základním popisem bitstreamu FPGA typu Virtex5 a celĂ© sedmĂ© řady obvodů FPGA firmy Xilinx. Dále budou popsány moÂľnosti jazyka XDL, který slouÂľí pro popis systĂ©mu v FPGA a knihovna rapidSmith, která umoÂľňuje implementaci vlastních nástrojů pro generování XDL popisu systĂ©mů. V závìru bude demonstrován způsob vyuÂľití knihovny rapidSmith pro zefektivnìní procesu vkládání poruch do systĂ©mu.
V přednáące bude představen koncept přibliÂľnĂ©ho počítání (approximate computing) a vyuÂľití evolučního návrhu pro automatickou konstrukci logických obvodů přibliÂľnì realizujících poÂľadovanou funkci. Bude ukázáno, Âľe pokud máme moÂľnost tolerovat nepřesnosti ve výpočtech, muÂľeme významnì uąetřit plochu a příkon nutný k provozu obvodu.
V prednáące bude představena platforma Xilinx Zynq. Hlavní pozornost bude vìnována podpoře dynamickĂ© parciální rekonfigurace. Dále budou diskutovány moÂľnosti realizace vyvíjejících se obvodu na tĂ©to platformì.
V přednáące budou přehlednì vysvìtleny základní pojmy matematickĂ© fuzzy logiky, charakterizována její moÂľná roząíření a zmínìny existující aplikace.
Smìrování je základní Ăşlohou provádìnou na routerech při přenosu dat počítačovou sítí. Narůstající počet přidìlených IP adres a zvyąující se přenosovĂ© rychlosti kladou vysokĂ© nároky na výkon routerů při smìrování. Výpočetnì nejnáročnìjąí částí procesu smìrování je vyhledání nejdeląího prefixu ze smìrovací tabulky, který odpovídá cílovĂ© IP adrese přenáąených dat. Pro implementaci operace vyhledání nejdeląího shodnĂ©ho prefixu (Longest Prefix Matching, LPM) efektivní z pohledu rychlosti vyhledání a pamìových nároků je třeba vyuÂľít vlastností smìrovacích tabulek daných pravidly pro přidìlování IPv4 a IPv6 adres. V prezentaci proto budou představeny výsledky analýzy nìkolika reálných sad IPv4 a IPv6 prefixů z páteřních routerů a budou nastínìny základní myąlenky pro budoucí efektivní implementaci operace LPM.
Přístup vyhledávání regulárních výrazů v FPGA NFA-split vyuÂľívá pamìti BRAM pro implementaci deterministických částí NKA. Pamìti BRAM je vąak na FPGA pouze omezenĂ© mnoÂľství a jejich pouÂľití pro vyhledávání RV můÂľe představovat v komplexním systĂ©mu problĂ©m. Proto bude v prezentaci představen koncept mini-DKA. Mini-DKA jsou implementovány za pomoci omezenĂ©ho mnoÂľství LUT a mnoÂľství tìchto automatů implementuje deterministickou část NKA.
SystĂ©my pro zákonnĂ© odposlechy v prostředí IP sítí umoÂľňují vyąetřovacím orgánům sledování, zachytávání a analýzu činnosti vybraných osob podezřelých z trestnĂ© činnosti. Prezentace představí poÂľadavky norem organizace ETSI pro systĂ©my tohoto druhu, řeąení architektury systĂ©mu pro zákonnĂ© odposlechy, způsob komunikace mezi jednotlivými částmi a činnosti, kterĂ© tento systĂ©m pokrývá pro plnìní Ăşloh spojených se sledováním síÂťových aktivit. SystĂ©m pro zákonnĂ© odposlechy je na FIT vyvíjen v rámci projektu "Moderní prostředky pro boj s kybernetickou kriminalitou na Internetu novĂ© generace".
MikroskopickĂ© dopravní simulační modely se v oblasti dopravního inÂľenýrství staly velice populární. Důvodem je zejmĂ©na nárůst výkonu počítačů v poslední dobì. Avąak pro dosaÂľení vysokĂ© přesnosti a důvìryhodnosti simulací musí být před samotným nasazením simulací vykonána kalibrace a validace takovĂ©hoto modelu. V příspìvku bude prezentována efektivní kalibrační metoda pro mikroskopický simulační model, který je zaloÂľen na celulárním automatu. Pro jeho kalibraci je vyuÂľit genetický algoritmus, za pomoci kterĂ©ho je moÂľnĂ© optimalizovat různĂ© parametry mnohem lĂ©pe neÂľ dokáÂľe dopravní inÂľenýr. Navíc bude ukázáno, Âľe je moÂľnĂ© model překalibrovat na reálnĂ© data, kterĂ© je moÂľnĂ© získat ze standardních monitorovacích technologií (jako například indukční smyčky v naąem případì).
SoftcomputingovĂ© modely, jako jsou například neuronovĂ© sítì a support vector regression, lze vyuÂľít k predikci různých dopravních jevů. Příspìvek se zabývá predikcí počtu projetých vozidel, průmìrnĂ© rychlosti, obsazenosti vozovky v určitĂ©m cestnĂ©m Ăşseku a predikci dojezdových dob. Výsledky jednotlivých metod jsou porovnány s vyuÂľitím dat z reálnĂ©ho provozu.
Technology scaling has advanced CMOS technology since sixties. Nevertheless, It is well recognized that such scaling has a physical end and it is getting closer to it. This talk will address this scaling and its impact on design, test and reliability of VLSI systems both for near and long terms. First the basics of scaling will be covered, together with its impact on integration density, performance and power. The technology outlook will be analyzed in order to extract the challenges wrt design, test and reliability both for near and long terms. IC realization process will be (re)defined while considering the technology trends. Possible ways for the realization of future systems will be discussed.
Testovanie parametrických vlastností polovodičových výrobkov sa stáva čoraz dĂ´leÂľitejąím z dĂ´sledku zavedenia nových výrobných technolĂłgií. NajdĂ´leÂľitejąou parametrickou vlastnosÂťou je oneskorenie, čo sa modeluje poruchami oneskorení. Testovanie porĂşch oneskorení treba podporiÂť vhodným návrhom, čo spĂ´sobí značnĂ© zvýąenie plochy čipu najmä pri zloÂľitejąích systĂ©moch akými sĂş napríklad systĂ©my na čipe. Aplikovanie testu v týchto systĂ©moch je náročný aj na čas, čo ĂŻalej zvýąi cenu testovania. Je moÂľnĂ© pouÂľiÂť aj takĂ© prístupy zabezpečenia testovateÂľnosti, ktorĂ© si vyÂľadujĂş relatívne malĂş plochu, ale na Ăşkor pokrytia porĂşch oneskorení. Na seminári budĂş predstavenĂ© poruchy oneskorení, budĂş uvedenĂ© moÂľnosti podpory ich testovateÂľnosti a budĂş predstavenĂ© novĂ© metĂłdy, ktorĂ© umoÂľnia generovaÂť testy s vysokým pokrytím porĂşch oneskorení a krátkym časom aplikovania v logických obvodoch s nízkou prídavnou plochou testovateÂľnosti.
Cartesian Genetic Programming (CGP) is a graph based form of Genetic Programming. A generalization of CGP has been devised called Self-modifying CGP (SMCGP). SMCGP is a developmental form of CGP that changes over time by modifying its own phenotype during execution of the evolved program. This is done by the inclusion of self-modification operators in the function set. The talk will discuss the application of the technique on several different design, sequence generation and regression problems. It is shown that SMCGP can evolve solutions to problems that cannot be solved using CGP and also can provide general solutions to classes of problems.
4.5. Bartos V., Kajan, Korcek, Kosar, Minarik
11.5.
Bartos P., Kastil, Matousek, Miculka, Straka
18.5. Tobola, Pus,
Slany, Petrlik, Sikulova
24.5. Kastovsky, Novotnak, Pospichal,
Starecek, Vasicek, Mikusek
24.5. Simek, Simkova, Triska,
Kadlcek, Zaloudek, Zadnik
In recent years, focus of business world has been moved towards the Internet. Web applications provide a generous interface non-stop thus offering to malicious users a wide spectrum of possible attacks. Consequently, the security of web applications has become a crucial issue. The state-of-the-art tools for bug discovery in languages used for web-application development, such as PHP, suffer from a relatively high false-positive rate and low coverage of real errors; this is caused mainly by unprecise modeling of dynamic features of such languages and path-insensivity of the tools. In this talk, we will present our approach to path-insensitive static analysis of PHP. We will show how it deals with dynamic nature of PHP, rich user input, focus on strings and weakly defined semantics of PHP. We will also show how we gain information from static analysis to detect vulnerabilities and how we reduce false-alarms by path-sensitive validation of vulnerabilities.
During its evolution, a typical software undergoes a myriad of small changes. However, it is very costly or simply infeasible to verify each new version from scratch. As a remedy to this issue, we proposed to use function summaries to enable incremental verification of the evolving software. During verification of the original version, our approach computes function summaries using Craig's interpolation. Later, these summaries are used to perform an incremental check of the new version. Benefit of this approach is that the cost of the check depends on the extent of the change between the two versions. Thus checking small changes with little impact is cheap.
Práca sa zaoberá problematikou aplikácie expertných systĂ©mov v architektĂşrach vnorených systĂ©mov. V práci navrhujeme architektĂşry vhodnĂ© pre implementáciu expertných vnorených systĂ©mov a vytvárame univerzálnu reprezentáciu báz znalostí expertných vnorených systĂ©mov. Navrhujeme dva prístupy k realizácii hardvĂ©rovej akcelerácie inferenčnĂ©ho procesu v expertných vnorených systĂ©moch. Experimentálne overujeme vhodnosÂť jednej z navrhnutých metĂłd akcelerácie pre pouÂľitie v expertných vnorených systĂ©moch a poukazujeme na jej podstatný príspevok k zrýchleniu inferenčnĂ©ho procesu. VychádzajĂşc z vykonaných experimentov a nadobudnutých skĂşseností formulujeme sĂşbor základných pravidiel pre implementáciu expertných systĂ©mov vo vnorených systĂ©moch. Navrhnutý koncept hardvĂ©rovej akcelerácie pomocou samostatnĂ©ho výpočtu inferencie umoÂľňuje implementáciu expertných systĂ©mov aj v architektĂşrach vnorených systĂ©mov, kde to doteraz nebolo moÂľnĂ©, čím poskytuje moÂľnosti pre ĂŻaląie roząírenie inteligentných vnorených systĂ©mov.
V rámci semináře bych Vás rád seznámil s výsledky svĂ© výzkumnĂ© činnosti v rámci post-doc pobytu na ANU, Canberra. Po ročním pobytu jsem načerpal spoustu znalostí a zkuąeností z oblasti High Performance Computing a práce na multi-GPU clusteru a na super-počítači s 12k jádry. Nejprve se budu vìnovat simulaci ąíření ultrazvukových vln v Âľivých tkáních. Tato práce má velkĂ© vyuÂľití při neinvazivní lĂ©čbì např. devitalizací nádorů, rozbíjení ledvinových kamenů, uvolňování sraÂľenin a diagnostice. RealistickĂ© simulace vąak vyÂľadují obrovskĂ© datovĂ© mnoÂľiny v řádu TB, vysoký procesorový výkon a pamìovou propustnost. Zde nastupuje HPC a honba za vyąąím výkonem. Druhou část semináře bych rád vìnoval výzkumu v oblasti evolučních algoritmů, předevąím v jejich akceleraci pomocí clusteru GPU. Představím novou implementaci genetickĂ©ho algoritmu vyuÂľívající granularitu na Ăşrovni WARPů. Dále se zamìřím na ostrovní model GA, který umoÂľňuje vyuÂľít clusteru GPU a dosahuje velice zajímavĂ© výkonnosti. Třetí část bude krátký komentář k pedagogickĂ©mu působení na ANU, k Âľivotu down under a plánu na druhou polovinu mĂ©ho pobytu.
Pro detekci anomalií v síÂťovĂ©m provozu bylo v literatuře navrÂľeno mnoÂľství různých přístpů, hodnocení kvality jednotlivých metod a jejich vzájemnĂ© srovnávání je vąak velmi problematickĂ©. V prezentaci bude stručnì popsáno nìkolik takových metod a bude představena myąlenka frameworku/knihovny pro usnadnìní výzkumu v oblasti detekce anomálií. Knihovna bude mimo jinĂ© obsahovat vzorovou implementaci nìkolika metod a anotovaná testovací data, která umoÂľní jejich vzájemnĂ© srovnávání. Dále bude představena zcela nová metoda zaloÂľená na sledování flow cache hit ratio, na níÂľ v současnosti pracuji.
SloÂľitost rekonfigurovatelných zařízení dosáhla Ăşrovnì, kdy návrháři systĂ©mů pro tato zaÂľízení nejsou schopní, s pomocí jazyků pro popis HW a současných vývojových nástrojů, plnì vyuÂľít jejich potenciál. Prezentace nastíní jeden z moÂľných přístupů k řeąení tohoto problĂ©mu pomocí implementace API umoÂľňujícího HW akceleraci Ăşloh nad síÂťovými daty (vyhledání nejdeląího společnĂ©ho prefixu, filtrace, ąifrování, aj.).
Funkčná verifikácia je v sĂşčasnosti jednou z najpouÂľívanejąích techník pre verifikáciu hardwarových systĂ©mov. S výhodou sa dá uplatniÂť aj v oblasti návrhu systĂ©mov odolných voči poruchám, kde umoÂľňuje jednak overiÂť korektnosÂť komponent, ktorĂ© zaisÂťujĂş vysokĂş spoÂľahlivosÂť týchto systĂ©mov, ako aj rýchlo otestovaÂť kvalitu pouÂľitých techník a ich sĂşčinnosÂť.
Koevoluce podmnoÂľin trĂ©novacích dat v kartĂ©zskĂ©m genetickĂ©m programování (CGP) je metoda, pomocí níÂľ lze dosáhnout sníÂľení náročnosti a frekvence výpočtu fitness. V tĂ©to prezentaci bude představena koevoluce v CGP jako metoda akcelerace v Ăşloze evolučního návrhu nelineárních filtrů, jejichÂľ Ăşkolem je vylepąit kvalitu obrazu degradovanĂ©ho impulzním ąumem.
V prezentácií bude predstavená platforma pre mikrosondu, ktorá je vyvíjaná na FIT VUT v rámci projektu "Moderní prostředky pro boj s kybernetickou kriminalitou na Internetu novĂ© generace". Ide o vstavanĂş platformu navrhnutĂş s ohÂľadom na nízku spotrebu, kde po analýze dostupných rieąení bolo ako hlavný výpočtový prvok zvolenĂ© najvýkonnejąie FPGA typu Xilinx Spratan-6. Okrem konfiguračnĂ©ho procesoru Xilinx MicroBlaze s operačným systĂ©mom Linux bude FPGA obsahovaÂť i výkonnĂş procesnĂş linku určenĂş na spracovanie sieÂťových paketov na plnej rýchlosti monitorovanej linky. Platforma obsahuje ątyri 1 Gbps EthernetovĂ© porty, ĂŻalej celkom 512 MB pamäti typu DDR3, USB 3.0 rozhranie, slot na mikro SD/SDHC karty a mnoho iných perifĂ©rií. Vývoj pre platformu prebieha kompletne v prostredí Xilinx EDK/SDK.
Zátì¾ovĂ© mapy obsahují počet projetých vozidel na jednotlivých komunikacích danĂ© oblasti za určitý čas. Mìření je obvykle provádìno manuálnì lidmi v terĂ©nu. V rámci mìření nebývají pokryty veąkerĂ© komunikace danĂ© oblasti a vzniká potřeba určit chybìjící hodnoty na základì ostatních Ăşdajů. Pro výpočet chybìjících hodnot lze pouÂľít metodu zaloÂľenou na genetických algoritmech. Tato metoda bude srovnána s metodou zaloÂľenou na kvadratickĂ©m programování a budou porovnány výhody a nevýhody obou řeąení.
V prezentaci bude představena problematika rychlĂ©ho algoritmickĂ©ho obchodování na burze. Z technickĂ©ho pohledu se jedná o návrh síÂťovĂ©ho zařízení a rozhodovací logiky s důrazem na co nejniÂľąí latenci. SoučasnĂ© systĂ©my dosahují odezvy okolo 10 mikrosekund s vyuÂľitím akceleračních karet a obecných procesorů. Předpokládá se, Âľe Ăşspìąný přesun celĂ©ho řetìzce do FPGA přinese podstatnĂ© sníÂľení latence a tím i značnĂ© zisky při obchodování na burze. TakovĂ© řeąení vąak zřejmì jeątì nebylo v praxi nasazeno.
Sledování stavů síÂťových toků umoÂľňuje síÂťovým zařízením vykonávat komplexní operace nad procházejícími daty. Sledování toků lze nalĂ©zt ve smìrovačích, kde sledování slouÂľí pro dodrÂľení kvality sluÂľby, pro překlad IP adres (NAT-network address translation) a k akceleraci samotnĂ©ho smìrování. Filtrovací zařízení sledují stavy toků, aby byly schopnĂ© zabránit neoprávnìným přístupům do chránìnĂ© sítì a naopak propustit povolenou komunikaci. Rovnì¾ systĂ©my pro detekci Ăştoků a ąkodlivĂ©ho provozu sledují stavy toků, aby byly schopny odhalit ąkodlivý provoz (například podezřelĂ© řetìzce rozdìlenĂ© do více paketů). V neposlední řadì jsou toky sledovány pomocí síÂťových sond a výsledky tohoto sledování jsou nepostradatelnou součástí při správì, plánování a ochranì počítačovĂ© sítì. Díky rostoucímu počtu uÂľivatelů a sluÂľeb je počet současnì aktivních toků na síti velmi vysoký. Zároveň sledování stavů toků vyÂľaduje aktualizaci uloÂľenĂ©ho stavu s příchodem kaÂľdĂ©ho paketu. Vzhledem k tìmto dvìma protichůdným poÂľadavkům je kritickým místem při sledování pamì. Nejroząířenìjąím řeąením nedostupnosti velkĂ© a rychlĂ© pamìti je tvorba hierachie pamìtí. Pamì na nejniÂľąí Ăşrovni označovaná jako cache toků (flow cache) je dostatečnì rychlá nicmĂ©nì její kapacita je limitovaná. Správa tĂ©to cache hraje důleÂľitou roli z pohledu jejího efektivního vyuÂľití, kterĂ© ovlivňuje výkonnost celĂ©ho systĂ©mu. V rámci semináře budou prezentovány výsledky experimentů, kterĂ© jsou zamìřeny na návrh správy cache toků pomocí genetickĂ©ho algoritmu. Cílem je překonat stávající správy pamìtí.
FATAL project is devoted to the foundations of a framework for modeling and analysis of fault-tolerant asynchronous digital circuits. Overall, FATAL's aim is to contribute to a "Theory of Dependable VLSI", which is still a major challenge. Our primary focus is asynchronous circuits, backed up by the fact that, ultimately operation of any combinational logic gate is inherently asynchronous. We present the aims and current status of our efforts on developing suitable failure models for radiation-induced transient faults in asynchronous digital circuits. Our approach rests on a chain of simulation models, which are primarily used for validating and calibrating candidate models at the next level of abstraction: Micro-beam radiation experiments are used for calibrating 3D TCAD device simulation models of our circuits of interest, which include Muller C-elements and elastic pipelines. The 3D models, in turn, are used for calibrating appropriate Spice models, which are finally the right tools for systematically exploring candidates for the sought digital failure models. We will also present the current spice model and its need for refinement. The main focus of this presentation will be on the design and the pre-fabrication analysis of a custom FRad chip (Digital Radiation Target Chip), which shall be used for final model validation via longterm experiments. We present the architecture of the selected radiation target circuits along with the required on-chip measurement infrastructure. Major challenges result from the fact that the latter must operate reliably under the same radiation conditions the target circuits are exposed to, without taking away too much of the precious die area from the targets. We will present results from our Spice-based fault injections experiments, which demonstrate that the proposed FRad architecture will indeed come up to our expectations.
2.12.: M. Kajan, V. Koąař
9.12.: L. Mičulka,
V. Tříska
16.12.: M. Minařík, F. Kadlček
OpenFlow has recently been proposed as a switching paradigm that allows a network or data center operator to arbitrarily control routing without being constrained by the existing protocols. However, despite it offers a wide flexibility for intelligently tweaking network routing, OpenFlow seems to be slightly limiting with respect to other classes of network functionalities which may equally benefit from the smart switches. An examples thereof are network monitoring applications which may use an OpenFlow switch as a demultiplexer in order to dispatch packets and flows to an array of software based sensors. Another useful appliance would be an application-aware switch, which may demultiplex packets based on a the presence of a certain pattern in their payload (in turn, revealing a particular network based application). We propose a novel switching architecture which, unlike OpenFlow, is based on regular expressions. Such a different approach allows to define a flow in a very flexible way: each field of the packet can be ``wildcarded'' or assigned a set of alternative values (by OR--ing together several expressions) and, if needed, the definition may also describe patterns observed in the payload. Let us for example assume that all RTP traffic needs to be forwarded through a given port: as RTP port numbers are notoriously dynamically assigned, that cannot be achieved by just observing the OpenFlow 10-tuple. However it is easy to specify in terms of regular expressions the patterns in the payload that reveal the presence of RTP streams.
Rychlost bìhu mnoha CUDA kernelů je omezena rychlostí globální pamìti. Sdílí-li vąak jednotlivĂ© kernely nìkterĂ© pamìovĂ© přenosy, lze je za určitých okolností sloučit a data předávat pomocí rychlejąích lokálních pamìtí. Takováto fĂşze kernelů je vąak často aplikačnì závislá, její znovupouÂľitelnost je tedy omezená. Navíc je pro vìtąí mnoÂľství kernelů obtíÂľnĂ© rozhodnout, kterĂ© skupiny by spolu mìly být pro maximalizaci výkonu fĂşzovány. V prezentaci se budeme zabývat metodou fĂşzování kernelů a vztahem fůzí k výkonu GPU. Dále si představíme, jak fĂşze kernelů automatizovat -- od průzkumu prostoru vąech korektních fĂşzí, přes výbìr slibných fĂşzí pomocí metriky pro odhad výkonu aÂľ po generování výslednĂ©ho kĂłdu. Na závìr budou prezentovány dosaÂľenĂ© výsledky.
In this talk Peter Bentley will describe three research projects in the domain of medical computing. The first is the use of machine learning for neuropathology. The second is the story of his number one best selling iphone app: iStethoscope Pro, and how it has crowd-sourced data for research. The third is a summary of the EU Flagship project, "IT Future of Medicine" which aims to create personalised medicine by combining high performance computing and many types of modelling across Europe, in a 1Bn EUR project.
V tĂ©to prezentaci bych se s Vámi rád podìlil o svoje záÂľitky, Ăşspìchy i trapasy spojenĂ© s přípravou, samotnou cestou a stìhováním, a nástupem na Australskou Národní Univerzitu v Canberra. V rámci prezentace bych takĂ© rád představil ANU College of Engineering and Computer Science, kde v současnĂ© dobì působím jako post-doc research fellow v oblasti masivnì paralelních výpočtů a GPGPU. Prezentace bude doplnìna o řadu fotek a zajímavostí, kterĂ© jsem za prvních 10 týdnů svĂ©ho pobytu nasbíral.
29.4.: Z. Vasicek, P. Korcek, M. Zadnik
6.5.: P.
Mikusek, M. Demin, K. Slany, ?P. Kobiersky?, V. Simek
13.5.: P.
Bartos, M. Kajan, M. Straka, L. Zaloudek, P. Kastovsky, L.
Starecek
20.5.: P. Pospichal, M. Minarik, F. Kadlcek, V. Kosar,
V. Pus
27.5.: V. Triska, L. Miculka, J. Novotnak, J. Kastil, J.
Tobola
Prezentácia bude zameraná na generovanie testov pre asynchrĂłnne sekvenčnĂ© digitálne obvody. Práca prispieva k časovo a cenovo efektívnemu otestovaniu asynchrĂłnnych obvodov, nepriamo podporí ich rozsiahlejąie vyuÂľitie, čo pozitívne ovplyvní výkon, spotrebu či elektromagnetickĂ© vyÂľarovanie budĂşcich digitálnych obvodov. Hlavným vedeckým prínosom práce je návrh novĂ©ho generátora optimálneho testu pre asynchrĂłnne sekvenčnĂ© digitálne obvody rĂ´zneho typu bez zväčąenia plochy na čipe. ĂŹaląími prínosmi sĂş identifikovanie nevhodných prechodov hodnĂ´t pred generovaním testu, zníÂľenie počtu vygenerovaných testovacích vektorov pre kombinačnĂş časÂť, efektívne zabezpečenie aktivácie poruchy na Ăşrovni jednoduchých logických členov, ąírenie poruchovĂ©ho signálu na výstupy najkratąím testom a zrýchlenie poruchovej simulácie. Experimentálne výsledky overili generovanie optimálneho testu (z hÂľadiska dĂĄÂľky) s kvalitným pokrytím porĂşch aj bez aplikovania metĂłdy pre zvýąenie testovateÂľnosti. NavrhnutĂ© metĂłdy mĂ´Âľu byÂť pouÂľitĂ© pre rozmanitejąiu ąkálu obvodov v porovnaní s ostatnými sĂşčasnými generátormi testu, a pritom ich efektívnosÂť zaručuje aj rýchle zostavenie testu.
Prezentácia sa bude zaoberaÂť dvoma príspevkami na zvýąenie kvality testovania digitálnych jadier s testovacím okolím, a to (1) optimalizáciou paralelnĂ©ho rozhrania pre rýchlejąiu aplikáciu testov a (2) efektívnou metĂłdou generovania testov pre poruchy oneskorení vyÂľadujĂşce jednoduchĂş architektĂşru scan. Navrhnutá metĂłda optimalizácie paralelnĂ©ho rozhrania generuje paralelnĂ© vetvy scan podÂľa ątyroch definovaných kritĂ©rií alebo generuje rekonfigurovateÂľnĂş architektĂşru testovacieho okolia, ktorá vyuÂľíva výhody dvoch optimalizačných kritĂ©rií sĂşčasne bez významnĂ©ho nárastu plochy. V druhej časti bude prezentovaná navrhnutá metĂłda generovania testov pre poruchy oneskorení so zameraním na model porĂşch prechodov. V navrhnutej metĂłde je vyuÂľitý princíp testu s posunom (skewed-load test). Vygenerovaný test pre poruchy prechodov je moÂľnĂ© aplikovaÂť cez jednoduchĂ© testovacie okolia jadra, čím bola odstránená nutnosÂť pouÂľitia roząírenĂ©ho okrajovĂ©ho registra scan na aplikáciu testov pre poruchy oneskorení.
V prezentaci bude představen algoritmus pro vyhledání nejdeląího shodnĂ©ho prefixu Hash-Tree Bitmap. Zatímco vìtąina současných algoritmů se zabývá operacemi nad IPv4 adresami, představený Hash-Tree Bitmap algoritmus je primárnì vhodný pro dlouhĂ© IPv6 adresy, protoÂľe kombinuje rychlý skok pomocí hash funkce pro průchod řídkou částí stromu a standardní Tree bitmap strukturu pro dohledání finálního prefixu. Mimo algoritmu bude dále představena hardwarová architektura a její porovnání se ostatními přístupy.
V tĂ©to prezentaci bude představen nový způsob redukce počtu zabraných zdrojů FPGA pro vyhledávání vzorů. Zatímco dosavadní způsoby se zamìřovaly předevąím na nalezení nových architektur a způsobů mapování do FPGA, představovaný způsob navrhuje pouÂľít redukci nedeterministickĂ©ho konečnĂ©ho automatu pomocí relace simulace (redukce podobností) před vlastním procesem mapování automatu do FPGA. Tato redukce je bì¾nì pouÂľívána ve formální verifikaci pro redukci stavových grafů. V prezentaci budou představeny dosaÂľenĂ© výsledky. Na závìr budou diskutovány moÂľnĂ© smìry pokračování práce.
V prezentaci budou nejprve představeny vybranĂ© metody predikce síÂťovĂ©ho provozu, kterĂ© jsou zaloÂľeny na nelineární analýze dat či neuronových sítích. Predikce provozu je důleÂľitá z mnoha hledisek. Jedním z nich můÂľe být i nasazení testování v dobì slabĂ©ho provozu. V daląí části budou naznačeny metody vyuÂľívanĂ© pro predikci provozu číslicových systĂ©mů.
Prezentace se bude vìnovat detekci anomálií zejmĂ©na pomocí Kalmanova filtru, následnì diskuze jinak zamìřených algoritmů, zejmĂ©na ASTUTE. Nastíním zjiątìnĂ© problĂ©my a moÂľnosti akcelerace algoritmů při pouÂľití na vysokých přenosových rychlostech.
V prezentaci bude představena modifikace algoritnu AdaBoost, která vede ke zrychlenĂ©mu návrhu klasifikátoru. Vìtąina významných prací v oblasti obrazových klasikátorů je zamìřena na zvýąení Ăşspìąnosti detekce. Práce vąak představuje přístup, kdy je moÂľnĂ© navrhnout klasifikátor rychleji, to vąe je ale za cenu menąí přesnoti. Tento přístup dovoluje prozkoumání velkĂ©ho mnoÂľství klasifikátorů a nalezení parametrů kandidátního řeąení. Pro sestavení finálního klasifikátoru je potĂ© moÂľnĂ© pouÂľít konvenční metody.
V prezentaci budou představeny vybranĂ© kompresní algoritmy, kterĂ© lze pouÂľít pro kompresi dat z letovĂ©ho zapisovače. Následovat bude vzájemnĂ© porovnání obdrÂľených výsledků z nìkolika Ăşhlů pohledu.
V prezentaci bude popsáno vyuÂľití CGP k návrhu iteračních algoritmů. Pomocí CGP se zpravidla navrhují řeąení, u nichÂľ je výsledek pro danĂ© vstupy získán po jednom průchodu chromozomem. Zde výpočet probíhá iteračnì, přičemÂľ v kaÂľdĂ© iteraci lze vyuÂľívat výstupy předchozí iterace. PouÂľití tĂ©to metody bude ilustrováno na nìkolika příkladech. Na závìr bude navrÂľená metoda srovnána s jinými přístupy k návrhu iteračních algoritmů (modulární CGP, sebemodifikující CGP) a budou zmínìny moÂľnosti daląího pokračování.
V prezentaci bude představen způsob implementace fyzicky neklonovatelnĂ© funkce pomocí polymorfních hradel. Při realizaci je vyuÂľito faktu, Âľe k přepnutí logickĂ© funkce polymorfního hradla, kterĂ© je iniciováno zmìnou napájecího napìtí, dochází pro různá, byÂť sousední, hradla na čipu za různou dobu. Porovnáním doby přepnutí dvou hradel je moÂľnĂ© získat jeden bit signatury, která unikátnì charakterizuje konkrĂ©tní čip. Experimenty, kterĂ© prokazují praktickou pouÂľitelnost uvedenĂ©ho mechanismu, byly provedeny na 21 čipech REPOMO32. Daląí spoluautoři výsledku, který bude prezentován: R. RůÂľička, Z. Vaąíček, V. ©imek a P. Hanáček
V prednáąke je ątudovaná pomocou evolučnej metafory genetickĂ©ho programovania symbolická regresia Boolových funkcií, ktorĂ© reprezentujĂş logickĂ© obvody. Tieto funkcie sĂş kĂłdovanĂ© pomocou acyklických orientovaných grafov, ktorých vrcholy reprezentujĂş elementárne Boolove funkcie (spojky) negácie, konjunkcie, disjunkcie, ich negácie a exkluzívnu disjunkciu. PouÂľitĂ© acyklickĂ© orientovanĂ© grafy sĂş komprimovaným spĂ´sobom reprezentovanĂ© pomocou tzv. stĂĄpcových tabuliek. ZákladnĂ© "genetickĂ©" operácie mutácie a kríÂľenia sĂş uskutočnenĂ© nad týmito tabuÂľkami. ZískanĂ© predbeÂľnĂ© výsledky naznačujĂş, Âľe navrhnutá verzia algoritmu je efektívnym prístupom ku konątrukcii minimálnych Boolových funkcií, ktorĂ© sĂş ąpecifikovanĂ© pomocou tabuÂľky funkčných hodnĂ´t.
V rámci semináře budou vysvìtleny vybranĂ© techniky z návrhu systĂ©mů odolných proti poruchám do obvodů FPGA. Druhá část semináře bude vìnována moÂľnostem rekonfiguračního procesu FPGA a technikám dynamickĂ© rekonfigurace. Ve třetí části budou popsány různĂ© typy poruch v FPGA a moÂľnosti jejich simulace spolu s návrhem nástroje pro generování poruch typu SEU do reálnĂ©ho hardwaru. V závìru semináře budou výąe uvedenĂ© techniky demonstrovány s vyuÂľitím vývojovĂ© desky ML506.
V prezentaci bude představen princip a experimentální výsledky metody, která umoÂľňuje zkrátit dobu aplikace testu obvodu pomocí zmìny pořadí klopných obvodů v řetìzci scan. Metoda je zaloÂľena na zkrácení dlouhých spojů mezi klopnými obvody scan řetìzce, kterĂ© jsou více náchylnĂ© ke vzniku poruch. Díky eliminaci tìchto problematických spojů postačí k dosaÂľení dostatečnĂ©ho pokrytí chyb menąí počet testovacích vektorů a tím dojde i ke zkrácení doby aplikace testu. V závìru budou představeny daląí problĂ©my, kterĂ© jsou řeąitelnĂ© zmìnou pořadí klopných obvodů v řetìzci scan, a bude nastínìn daląí smìr výzkumu.
Celulární automaty jsou jedním z moÂľných modelů pro masivnì paralelní výpočetní systĂ©my. Jedním z problĂ©mů při hardwarovĂ© implementaci CA je to, Âľe model CA nepočítá s odolností proti poruchám (OPP). Existující implementace celulárních systĂ©mů řeąí OPP sloÂľitými způsoby extrĂ©mnì zvyąujícími poÂľadavky na hardware. Součástí prezentace bude návrh jednoduchĂ© N-modulovĂ© redundance v CA a vyhodnocení jejího Ăşčinku na výpočet nìkolika různých vzorových Ăşloh za přítomnosti přechodných a stálých chyb.
Prezentace představuje experimentální framework vyvinutý skupinou ANT@FIT. Jedná se o sadu kĂłdů v jazyce Python určených pro zkoumání algoritmů zpracování paketů. Mezi tyto algoritmy řadíme vyhledávání vzorů, klasifikaci a operaci vyhledání nejdeląího shodnĂ©ho prefixu. Součástí jsou takĂ© datovĂ© sady pro snadnĂ© porovnání vlastností jednotlivých algoritmů. Netbench je volnì dostupný na www.fit.vutbr.cz/netbench.
Gramatická evoluce je podle autorů "systĂ©m, který můÂľe být pouÂľit pro generování řetìzců v jakĂ©mkoliv jazyce". Je zaloÂľen na fĂşzi evolučních algoritmů a formální gramatice definovanĂ© v Backus-Naurovì formì. Benefitem gramatiky je moÂľnost kĂłdování znalostí o problĂ©mu a ohraničujících podmínek, evoluční algoritmus zase představuje nástroj pro efektivní generování řetìzců. Výstup se následnì dá interptetovat a pouÂľít pro různĂ© Ăşčely, generováním programů počínaje a návrhem mostních pilířů a architektury konče. Výhodou gramatickĂ© evoluce je tedy velká robusnost, nevýhodou pak můÂľe být relativnì pomalý bìh. Ve spolupráci s University College Dublin jsme se zabývali moÂľnostmi akcelerace tĂ©to metody s pouÂľitím velkĂ©ho výpočetního potenciálu moderních grafických čipů (GPU). První výsledky ukazují, Âľe pro nìkterĂ© problĂ©my můÂľe být gramatická evoluce významnì zrychlena.
V príspevku bude prezentovaný nový model pre mikrosimuláciu vysoko rozsiahlych cestných sietí. Model je zaloÂľený na aplikácii celulárnych automatov a vhodne roząírený o elimináciu nechcených vlastností týchto modelov, akou je i zastavenie vozidla z maximálnej moÂľnej rýchlosti v jedinom simulačnom kroku. PresnosÂť tohto modelu bola validována porovnaním s dopravnými fundamentalnými diagramami. Paralelná implementácia umoÂľňuje skoro lineárne zrýchlenie na platformách s viacjadrovými procesormi.
Flow cache and its variants are often used in network devices to improve performance of stateful traffic processing. These caches are usually tuned to provide best performance on average traffic mix but do not consider worst case scenario. For example, a network flow cache may witness a performance drop when flooded with a large amount of new flows, a common side-effect of DoS or scanning activities. Therefore, the goal is to design a flow cache and its effective management, in particular, to overcome these flooding periods and preserve state of existing connections. In order to achieve this goal, genetic algorithm (GA) is used to evolve a replacement policy that would perform better than other popular policies. The presentation will show behavior of a flow cache with different replacement policies obtained by a simulation on a traffic sample with manually generated DoS. The results indicate that it is possible to find (evolve) a replacement policy that is as good as other well-performing policies during normal periods but behaves better during flooding.
ÂŤaÂľko si predstaviÂť v 21 storočí veÂľmi významný projekt alebo inováciu, pri ktorých by ídey, pojmy, modely, metĂłdy a prostriedky informatiky nehrali veÂľmi dĂ´leÂľitĂş Ăşlohu. Podobne sa očakáva, Âľe pri rozvoji prakticky vąetkých akademických a technických disciplín, umenia, medecíny, ekonomiky, atĂŻ budĂş maÂť rozhodujĂşcu roÂľu myslenie, paradigmy, metĂłdy a prostriedky informatiky. Aby informatika mohla plniÂť tĂşto svoju spoločenskĂş Ăşlohu je nutnĂ©, aby sa začala chápaÂť, rozvíjaÂť a vyučovaÂť ako podstatne ąirąia a hlbąia oblasÂť vedy a techniky, ktorá sĂşčasne prináąa novĂş metodolĂłgiu pre vąetky oblasti spoločenských aktivít a ktorá sa sama stará o vytvorenia prostriedkov na plnĂ© uplatnenie svojho aplikačnĂ©ho potenciálu. V prednáąke sa bude prezentovaÂť novĂ©, podstatne ąirąie a hlbąie ako doposiaÂľ, chápanie informatiky ako disciplíny, ktorá má čtyri Ăşzko prepojenĂ© zloÂľky: vedeckĂş, technickĂş, metodologickĂş a aplikačnĂş. NovĂ© chápanie informatiky bude bliÂľąie ilustrovanĂ© cez niektorĂ© z jej "grand challenges". V prednáąke sa budĂş tieÂľ prezentovaÂť a analyzovaÂť korene, impulzy a ojektívna potreba novĂ©ho chápania informatiky, čo bude zasadenĂ© aj ako do historickĂ©ho tak aj filozofickĂ©ho kontextu. Prof. Gruska je členem The Academy of Europe, drÂľitelem Computer Pioneer Award (IEEE Computer Society) a řady daląích ocenìní. Je autorem 3 knih, více neÂľ 140 vìdeckých článků a přednesl více neÂľ 280 přednáąek na konferencích a seminářích. Na zahraničních univerzitách působil více neÂľ 15 let. Nedávno o nìm Slovenská televize vysílala pořad GEN, viz YouTube
For Very Large Scale Integrated (VLSI) Circuits intended to be used in highly reliable applications, formal specification and analysis is mandatory. Two trends in VLSI design favour a modeling approach analogous to that used for distributed systems: (i) noticeable communication delays between circuit components and (ii) increasing failure rates caused by wear-out and particle hits in circuits with ever decreasing feature sizes. Despite these striking similarities, specifying and analyzing circuits by means of classic distributed system models is either overly lengthy or not possible. To overcome these limitations a new modeling and analysis framework tied to the peculiarities of fault-tolerant on-chip algorithms is presented. The capabilities of this framework are then illustrated by applying it to clockless on-chip algorithms, that is, circuits that are not driven by a central clock. The framework is extended by a Petri net like specification language, which is used to state pivotal circuit components for building clockless fault-tolerant on-chip algorithms. Among those is the General Join module, a module that allows to merge data provided by different sources in a fault-tolerant manner. In the thesis a complete specification is provided and generic timing properties are derived. Furthermore, an implementation of a General Join module in terms of simpler circuit components is given and proven correct. In contrast to clockless circuits, synchronous circuits are driven by a central clock which inherently constitutes a single-point of failure. A common technique to make synchronous circuits fault-tolerant is by replication of the circuit and its clock source. Thereby, the problem arises to provide fault-tolerant, synchronized clock signals that do not diverge over time to each of the replicas. This problem is termed the _tick generation_ problem. It is shown that an alternative to replicated synchronized clock sources is to let a set of General Join modules, forming an on-chip distributed algorithm, generate synchronized clock signals in the course of their interaction. A correctness proof and performance measures of this solution are derived.
JPEG2000 je obrazový kompresní standard mající poskytunout vynikající kompresní výkon a takĂ© řadu pokročilých vlastností, kterĂ© jsou vyÂľadovány aplikacemi v oblastech jako je medicínskĂ© zpracování obrazu, filmový průmysl nebo archivace obrazu. Právì kompresní výkon a pokročilĂ© vlastnosti standardu mají za následek vyąąí výpočetní nároky. GrafickĂ© karty se bìhem posledních let staly oblíbenou komoditní výpočetní platformou zejmĂ©na z důvodu jejich relativnì vysokĂ©ho výpočetního výkonu. VyuÂľití výkonu GPU pro akceleraci JPEG2000 komprese můÂľe být dostupným řeąením, kterĂ© umoÂľní real-time zpracování videa v HD nebo post-HD rozliąeních, či umoÂľní zkrátit dobu zpracování digitálních patologických snímků, kterĂ© dnes bì¾nì dosahují rozliąení v řádu jednotek gigapixelů.
K příleÂľitosti 25. výročí oficiálního uvedení legendárních počítačů řady Commodore Amiga na trh budou na semináři prezentovány střípky z pozadí vzniku tĂ©to legendy (spojující v jedno univerzálnì pouÂľitelný domácí počítač i herní konzoli), její stavební bloky, architektura a charakteristickĂ© rysy, kterĂ© svou sofistikovaností zaujmou i v dneąní dobì - CPU řady MC68K, pouÂľití zákaznických obvodů a koprocesorů, pamìovì Ăşsporná planární bitmapová grafika, multimĂ©dia, plnì preemptivní jádro OS vyÂľadující minimum výpočetních prostředků (dnes bychom pouÂľili např. pojem mikrojádro, jádro vestavnĂ©ho (RT)OS), zcela intuitivní ovládání, autokonfigurace karet a zařízení. Seminář bude oÂľiven výstavou funkčních modelů Amiga 500, Amiga 1200, Amiga 1200 v provedení tower - zájemci si tedy mohou vyzkouąet, co (jiÂľ před 25 lety!) bylo moÂľnĂ© na tĂ©to platformì a zavzpomínat, kdy tytĂ©Âľ vlastnosti zaznamenali (či dodnes nezaznamenali) na počítačích jiných výrobců.
Prezentace stručnì seznámí posluchače s pobytem přednáąejícího ve francouzskĂ© výzkumnĂ© instituci Telecom Bretagne. V průbìhu prezentace budou nastínìny problĂ©my spojenĂ© s anotací a následnou klasifikací provozu na moderních sítích. Bude představen princip klasifikátoru zaloÂľenĂ©ho na sekvencích TCP značek v síÂťovĂ©m toku a jeho moÂľná roząíření. V závìru bude prezentováno krátkĂ© orientační srovnání výzkumných moÂľností a zázemí na Telecom Bretagne a Fakulty informačních technologií.
My thesis describes the technique of the evolutionary design aimed at scheduling of collective communications on interconnection networks of parallel computers. In order to avoid contention for links and associated delays, collective communications proceed in synchronized steps. A minimum number of steps is sought for the given network topology, wormhole (pipelined) switching, minimum routing and given sets of sender and/or receiver nodes. The proposed technique is not only able to re-invent optimum schedules for known symmetric topologies like hypercubes, but it can find schedules even for any asymmetric, irregular, multistage and fat topologies in case of general many-to-many collective communications. In most cases, the number of steps reaches the theoretical lower bound for the given communication pattern; if it does not, non-minimum routing can provide further improvement. Optimal schedules may serve for writing high-performance communication routines for application-specific networks on chip or for the development of communication libraries in the case of general-purpose interconnection networks.
Interactive Evolutionary Computation: Introduction, Humanized Computational Intelligence, Applications to Art, Engineering, Education, Edutainment and Therapy, Music and Creativity, Data-Mining and Interactive Fitness Evaluation to Musical Creativity. "Closing concert" and conclusions.
Počítače firmy Sinclair Research Ltd. - počítače, kterými českĂ© domácnosti vstoupily do digitálního vìku. Je tomu jiÂľ 70 let, co se v Londýnì narodil geniální vynálezce a zakladatel firmy Sir Clive Sinclair. Je tomu jiÂľ 30 let, co na trh vstoupil ZX-80, první počítač na svìtì, který se prodával pod 100 liber. Následován typem ZX-81, který pokořil hranici 70 liber a obrovským obchodním Ăşspìchem (bìhem dvou let prodáno více neÂľ milion kusů po celĂ©m svìtì), připravil půdu legendì - domácímu počítači ZX Spectrum. Spectrum se díky svĂ© barevnĂ© grafice stalo fenomĂ©nem v oblasti počítačových her, překonalo veąkerĂ© prodejní rekordy svých předchůdců, dominovalo trhu v různých vylepąených verzích po daląích 10 let a dočkalo se desítek legálních i nelegálních klonů vyrábìných na obou stranách ÂľeleznĂ© opony. Pamìtníci hebkých gumových kláves, ale i vy, kteří jste začínali aÂľ s počítači řady PC, přijĂŻte na náą malý retroseminář, kde si připomeneme architekturu a konstruktĂ©rskĂ© finesy tìchto počítačů, současná řeąení (protoÂľe Spectrum stále jeątì Âľije!), uvidíme Âľivì tĂ©mìř vąechny zástupce řady počítačů Sinclair i s jejich netradičními periferiemi. MůÂľete si zkusit naprogramovat "Hello world" ve Spectrum BASICu, zahrát JetPac, zformátovat Microdrive Cartridge nebo vytisknout vizitku na pokovený papír ZX-Printeru. Výstavu modelů Sinclair doplní jejich "konkurenti" z tuzemskĂ© i zahraniční produkce výpočetní techniky 80. let ze sbírek připravovanĂ©ho muzea výpočetní techniky na FIT.
Modelovanie aktuálnej dopravnej situácie je priamym predpokladom pre priebeÂľnĂ© trvalĂ© zaistenie funkčnĂ©ho, spoÂľahlivĂ©ho, bezpečnĂ©ho, efektivnĂ©ho a k ÂľivotnĂ©mu prostrediu ąetrnĂ©ho systĂ©mu v cestnej doprave. Tieto modely ale nájdu svoje uplatnenie i pri plánovaní zatiaÂľ neexistujĂşcich a do budĂşcna len pripravovaných cestných Ăşsekov. V neposlednej rade mĂ´Âľu poslú¾iÂť i ako generátory vstupných dát do autotrenáÂľerov. Pre čo najvačąie sa priblíÂľenie modelu realite je potrebnĂ© myslieÂť na mnoho parametrov cestnej dopravy. Vzniká tak vysoko komplexný simulačný model, ktorý nie sme schopní v reálnom čase vyhodnocovaÂť na beÂľných počítačoch/procesoroch. PonĂşka sa ale moÂľnosÂť akcelerácie týchto simulačných modelov na rĂ´zných typoch platforiem. Ku príkladu mĂ´Âľeme spomenú FPGA alebo v poslednej dobe stále častej vyuÂľívanĂ© GPU. V príspevku bude prezentovaný aktuálny stav problematiky pre rĂ´zne platformy, typy a najmä obmedzenia simulačných modelov a na záver bude predstavený i navrhovaný model vyuÂľívajĂşci práve GPU.
Po krátkom Ăşvode do princípov fungovania tlačenej elektroniky si predstavíme jej nekonvenčnĂş výrobu pomocou plotru a "fixky". Porovnáme dosiahnuteÂľnĂ© parametre s parametrami klasickej výroby pomocou tlačovej hlavy.
Předmìtem prezentace bude analýza propojení scan řetìzce ve fázi fyzickĂ©ho rozmístìní komponent na čipu. Budou uvedeny moÂľnosti optimalizace tohoto propojení, kterĂ© vedou k sníÂľení pravdìpodobnosti vzniku poruch a tím ke zmenąení mnoÂľství testovacích vektorů. Závìrem bude diskutována moÂľnost paralelního provádìní diagnostiky obvodů a daląí moÂľnĂ© smìry výzkumu, který bude dále provádìn.
Algoritmus LPM je klíčovou součástí vìtąiny síÂťových zařízení a při blíÂľícím se přechodu na IPv6 se jedná opìt o otevřenou otázku k řeąení. V rámci prezentace budou stručnì shrnuty aktuálnì pouÂľívanĂ© algoritmy, bude představena knihovna lpm-netbench určená ke srovnávání vąech existujících metod (porovnání jejich rychlosti a pamìovĂ© náročnosti) a zejmĂ©na pro evaluaci metod nových. V závìru budou nastínìny moÂľnĂ© novĂ© algoritmy vycházející z dosavadních experimentů a specifikován plán daląích prací.
V oblasti evolučního návrhu obvodů dominuje tzv. kartĂ©zskĂ© genetickĂ© programování (CGP), kterĂ© bylo poprve pouÂľito pro návrh kombinačních obvodů a pozdìji Ăşspìąnì aplikováno i v daląích oblastech. Ačkoliv bylo jiÂľ nìkolikrát ukázáno, Âľe evoluční návrh vyuÂľívající CGP je schopen generovat inovativní řeąení (např. kombinační násobičky s menąím počtem hradel, kvalitnìjąí nelineární obrazovĂ© filtry, apod.), nepodařilo se doposud nalĂ©zt na Ăşrovni hradel sloÂľitìjąí kombinační obvody. Mezi nejvìtąí problĂ©my evolučního návrhu patří pomìrnì ąpatná ąkálovatelnost - v případì evolučního návrhu komb. obvodů se jedná o značnou doba potřebnou k nalezení poÂľadovanĂ©ho řeąení, která bohuÂľel závisí exponenciálnì na počtu vstupů. Tento problĂ©m lze sice v nìkterých oblastech částečnì překonat za pomocí akcelerátorů vyuÂľívajících FPGA, v oblasti kombinačních obvodů vąak lineární urychlení není dostačující. Cílem prezentace je představit metodu zásadnì mìnící pohled na problĂ©m ąkálovatelnosti evaluace kandidátních řeąení zaloÂľenou na vyuÂľití technik známých v oblasti verifikace. NavrÂľená metoda, která je zaloÂľena na efektivní transformaci řeąenĂ©ho problĂ©mu na SAT instanci, která je následnì vyhodnocena SAT solverem, byla aplikována na evoluční optimalizaci kombinačních obvodů s cílem redukovat počet pouÂľitých hradel. Tento přístup byl Ăşspìąnì aplikován na minimalizaci klasických benchmarkových obvodů syntetizovaných pomocí konvenčních technik (ABC, SIS) a dále na minimalizaci tzv. tì¾ce syntetizovatelných obvodů. DosaÂľenĂ© výsledky naznačují, Âľe dostupnĂ© techniky vykazují určitĂ© rezervy, ačkoliv je problĂ©m syntĂ©zy číslicových obvodů povaÂľován jiÂľ deląí dobu za vyřeąenou otázku.
Kaskáda náhledových tabulek (LUT) se jeví jako ideální a jednotná reprezentace pro implementaci logických funkcí v hardware a software. Stávájící syntĂ©zní algoritmus generuje přílią dlouhĂ© káskady, kterĂ© mají počet bunìk roven počtu vstupních promìnných. To je výhodnĂ© z hlediska ceny (celkovĂ© velikosti pamìti potřebnĂ© pro reprezentaci kaskády), ale nevýhodnĂ© z hlediska rychlosti vyhodnocování (počet bunìk). Sousední buňky je vąak moÂľnĂ© sloučit do vìtąích bunìk vyhodnocujících více vstupních promìnných najednou. MůÂľeme tak snadno volit kompromis mezi cenou a výkonem. V prezentaci bude představen algoritmus, který pro zadanou kaskádu s jednovstupovými buňkami nalezne optimální rozdìlení kaskády z hlediska výkonu (pro pevnì zadaný počet bunìk hledá nejmĂ©nì pamìovì náročnou kaskádu), ceny (kaskáda s nejmenąí pamìovou náročností bez ohledu na počet bunìk) a pomìru cena/výkon (optimalizuje se kritĂ©rium počet bunìk * pamìová náročnost). V algoritmu je zohlednìna cílová platforma (hardware nebo software), neboÂť různĂ© implementace mají rozdílný model výpočtu pamìovĂ© náročnosti.
Jednu z oblastí informačních technologií, která v současnĂ© dobì prodìlává intenzivní rozvoj, definuje Ăşsilí smìřující k vyuÂľití různých architektur pro akceleraci výpočtů v mnoha oblastech výzkumu i praxe. Tuto skutečnost ilustruje vzrůstající nasazení původnì jednoĂşčelových karet s GPU obvody. Zajímavou výpočetní architekturu v tomto ohledu představuje takĂ© řeąení od IBM, konkrĂ©tnì Cell Broadband Engine (Cell BE). Jedná se o zástupce tzv. multi-core procesorů, kterĂ© jsou zřejmì nejdostupnìjąí v podobì herní konzole PS3. V rámci prezentace bude nejprve detailnì popsána architektura procesoru Cell, přicemÂľ pozornost bude vìnována hlavnì pamìovĂ©mu modelu a datovým přenosům. V daląi části přijde na řadu herní konzole PS3 a moÂľnosti jejího vyuÂľití v oblasti vìdeckých výpočtů. S tím souvisí i představení clusteru sloÂľenĂ©ho z 11 konzolí PS3, který byl nedávno zprovoznìn na ĂšPSY. Na závìr probìhne zhodnocení výhod a nedostatků výslednĂ©ho řeąení, včetnì poukázání na různá programátorská Ăşskalí.
SoučasnĂ© vícejádrovĂ© procesory nabízí nízký pomìr cena/výkon a je tedy vhodnĂ© hledat jejich uplatnìní ve výpočtnì náročných aplikacích. Zpracování vysokorychlostního síÂťovĂ©ho provozu je problĂ©m nejen výpočetnì, ale i pamìovì náročný a představuje vhodnou Ăşlohu pro plnĂ© vyuÂľití potenciálu vícejádrových procesorů. Ukazuje se vąak, Âľe pouhĂ© převedení dosud efektivního programu optimalizovanĂ©ho pro jednojádrovĂ© procesory nepřináąí poÂľadovanĂ© zrychlení a je tedy třeba aplikovat novĂ© přístupy pro tvorbu efektivních paralelních programů s ohledem na cílovou platformu. V rámci prezentace bude ukázáno, kde leÂľí hlavní problĂ©my zpracování síÂťovĂ©ho provozu na vícejádrových procesorech s důrazem na vliv pamìovĂ© hierarchie, předevąím pak rychlých vyrovnávacích pamìtí. Na základì poznatků budou formulovány moÂľnĂ© postupy pro dosaÂľení vyąąí výkonnosti vybraných síÂťových aplikací.
Klasifikácia paketov je k¾účovým mechanizmom pre diferenciáciu sieÂťovej prevádzky, umoÂľňuje dosiahnutie splnenia poÂľiadaviek na dostupný výkon, bezpečnosÂť a prístupnosÂť sluÂľieb v počítačových sieÂťach. Klasifikátory mĂ´Âľu byÂť implementovanĂ© obvodovo alebo programovo. Ako alternatívu voči obvodovĂ©mu spracovaniu v FPGA pozornosÂť zameriame na programovĂ© spracovanie technolĂłgiou multi-core. BudĂş predstavenĂ© architektĂşry, na ktorých je moÂľnĂ© takĂ©to spracovanie realizovaÂť a samotnĂ© prístupy k tejto forme klasifikácie.
Tiątìná elektronika je novým a perspektivním odvìtvím elektroniky. Na rozdíl od současných technologií zaloÂľených na anorganických materiálech (převáÂľnì křemík), tiątìná elektronika vyuÂľívá polymerů elektricky vodivých, polovodivých, nevodivých, citlivých na svìtlo či svìtlo emitujících a takĂ© anorganických materiálů ve formì nanočástic. Velkou výhodou oproti klasickĂ© čistì anorganickĂ© elektronice je mnohem jednoduąąí technologie výroby obvodů - není třeba vysokých teplot pro zpracování pouÂľitých materiálů. Tak je moÂľno jako substrát vyuÂľít například pruÂľnĂ© plasty, kterĂ© vysokĂ© teploty nevydrÂľí. Na nì lze nanáąet vhodnĂ© materiály například inkoustovým tiskem. Výhodou je pak nízká hmotnost, pruÂľnost a odolnost výrobku a moÂľnost levnĂ© výroby relativnì sloÂľitých elektronických obvodů v kusovĂ©m mnoÂľství. V současnĂ© dobì je nejvìtąí komerční aplikací tĂ©to technologie výroba velkoploąných obrazovek sestávajících z aktivních matic organických svítivých diod (OLED) a tenkovrstvých tranzistorů (TFT). Přitom zvládnutá technologie tiątìných tenkovrstvých tranzistorů otevírá moÂľnosti výroby i sloÂľitìjąích logických obvodů na míru. Prezentace bude vìnována převáÂľnì praktickĂ© části spojenĂ© s tiskem. Seznámí s jednou z moÂľných technologií tisku a předvede prototyp stroje, který se navrhuje na fakultì ve spolupráci s UPGM. Na závìr ukáÂľeme první praktickĂ© pokusy a naznačíme problĂ©my spojenĂ© s výrobou prototypu tiskovĂ©ho stroje.
Evoluční algoritmy jsou oblíbenou třídou optimalizačních algoritmů a to zejmĂ©na pro moÂľnost jejich pouÂľití i v případì neznalosti teoretických aspektů řeąenĂ© Ăşlohy. Tyto algoritmy se mohou stát neefektivní při řeąení Ăşloh hledání komplexních (zejmĂ©na opakujících se) struktur anebo v případech, kdy máme informace o povaze řeąenĂ© Ăşlohy a tyto nezaneseme do evolučního procesu. Jedna z hojnì vyuÂľívaných technik řeąících tyto nedostatky je pouÂľití pokročilĂ©ho mapování generovaných genotypů na fenotypy představující hledaná řeąení. Na semináři budou prezentovány dva z moÂľných přístupů k tĂ©to problematice: Přístup inspirovaný přírodou (respektive literaturou a přednáąkami z novì vzniklĂ©ho předmìtu na VFU -- Struktura a evoluce genomu) experimentálnì aplikovanĂ© na Ăşlohu symbolickĂ© regrese. A přístup matematický, kdy pro mapování genotyp-fenotyp pouÂľijeme matematicky vyjadřitelnou funkci mìnící pravdìpodobnostní rozloÂľení generovaných řeąení a tím mìnící parametry fitness landscape, experimentálnì aplikovaný na řeąní testovací Rastriginovu funkci.
ObecnĂ© výpočty na grafických čipech jsou mladĂ© a velmi rychle rostoucí odvìtví s řadou zajimavých aplikací. GrafickĂ© čipy (GPU) za poslední dekádu hrubým výkonem mnohonásobnì překonaly bì¾nĂ© procesory (CPU), jejich cena je ale stále přijatelná pro bì¾nĂ©ho uÂľivatele. Proto stojí za to se zabývat jejich potenciálem při nasazení v informatickĂ© praxi. Prezentace se zpočátku zamìří na historii vývoje grafických karet a počátky jejich programovatelnosti. V následující části budou architektury CPU a GPU porovnány z hlediska pamìových a výpočetních moÂľností a budou zmínìny výhody a nevýhody nasazení GPU pro obecnĂ© výpočty. Teoretická část bude zakončena stručným představením výpočetního modelu frameworku CUDA firmy nVidia . Následnì bude na příkladech demonstrována schopnost moderního GPU GTX 285. Praktická část se dále bude týkat nedostatků GPU, předevąím Ăşzkeho hrdla sbìrnice, vysokých latencí přenosů, vlivu počtu vláken na rychlost výpočtu a SIMD optimalizace pouÂľitĂ©ho hardware obecnì.
Paralelizace evolučního návrhu je jeden ze způsobů, jak vyřeąit problĂ©m vysokĂ© výpočetní náročnosti evolučních algoritmů zabývajících se sloÂľitými problĂ©my. Návrh pravidel celulárních automatů jistì mezi takovĂ© sloÂľitĂ© problĂ©my patří. Mezi levnĂ© platformy pro paralelní výpočty dnes patří GPU, kterĂ© jsou schopny v nìkterých případech za cenu stolního počítače nahradit superpočítače v cenì tisíců dolarů. Příspìvek se zabývá paralelizací evolučního návrhu pravidel celulárních automatů na GPU, navrhuje moÂľnĂ© způsoby řeąení a porovnává výkon dvou nejdostupnìjąích GPU v kategorii mid-end a high-end, včetnì hodnot urychlení pro evoluční návrh celulárních automatů.
Předmìtem prezentace bude představení nìkolika rekonfigurovatelných architektur a jejich vlastností. Zvláątní pozornost bude mimo jinĂ© vìnována FPGA firmy XILINX, kde budou ukázány základní principy a výhody částečnĂ© dynamickĂ© rekonfigurace. V prezentaci budou vysvìtleny dostupnĂ© prostředky a kroky, jak navrhovat pokročilĂ© systĂ©my zaloÂľenĂ© na FPGA s vyuÂľitím principů částečnĂ© dynamickĂ© rekonfigurace, kterĂ© lze mimo jinĂ© vyuÂľít i pro návrh systĂ©mů odolných proti poruchám. Budou popsány 3 typy odolných systĂ©mů vycházejících z architektur TMR a duplex, kterĂ© jsou doplnìnĂ© o různĂ© diagnostickĂ© vybavení (hlídací obvody, komparátory, atd.) a rozdìleny do rekonfigurovatelných modulů. V závìru prezentace bude demonstrován kompletní postup návrhu a implementace odolnĂ©ho systĂ©mu do FPGA Virtex5 a ovìření jeho plnĂ© funkčnosti i v dobì rekonfigurace jeho částí.
Ăšloha klasifikace paketů je netriviální z teoretickĂ©ho i praktickĂ©ho hlediska. V teoretickĂ© oblasti byly dokázány hranice prostorovĂ© a časovĂ© sloÂľitosti pro vyhledávání rozsahů ve vícedimenzionálních prostorech. V praktickĂ© oblasti se potýkáme s nutností klasifikovat kaÂľdý paket v čase nìkolika nanosekund, a zároveň ukládat tisíce pravidel do přijatelnì drahĂ© pamìti. Ze stávajících algoritmů bude zamìřena pozornost na algoritmy zaloÂľenĂ© na kartĂ©zskĂ©m součinu polí, a budou stručnì prezentovány jejich známĂ© optimalizace. V závìru budou uvedeny předpoklady pro daląí zdokonalování tìchto algoritmů.
Tracking a state of network flows is fundamental for a wide range of network operations such as security analysis, traffic engineering, anomaly detection and bandwidth provisioning. On a high-speed backbone link, the intensity of traffic and the number of flows is so high that either packets must be dropped prior to being accounted or a focus is given only on particular flows. The presentation describes the second alternative, focusing on so called heavy-hitters, i.e., flows that account for a large share of the traffic. The goal is to keep state of a heavy-hitter flow since its very beginning which differentiate it from other methods based on observe-and-follow scheme (inherently loosing first few packets of each flow). The method is based on a system of N-way set-associative cache in which flow states in each line are maintained by a victim policy. The right victim policy is the key parameter responsible for expiration of small flows and preserving heavy-hitters. Genetic algorithm is applied to evolve novel victim policy performing better than for example LRU.
V prezentaci budou posluchači seznámeni s problematikou řeąenou ve firemním projektu "Parkovací automaty". Dále bude prezentace zamìřena na metody vedení projektu, plánování na komunikace se zákazníkem. (Pozn. Miloą Ohlídal je absolventem doktorskĂ©ho studia na FIT.)
KvantovĂ© zpracování informace studuje moÂľnosti informatickĂ©ho uplatnìní zvláątních zákonitostí a jevů kvantovĂ©ho svìta. ZejmĂ©na se snaÂľí identifikovat oblasti, v nichÂľ tyto zákonitosti a jevy mohou být vyuÂľity k dosaÂľení výsledků přesahujících moÂľnosti klasickĂ©ho zpracování informace. UmoÂľňuje například redukovat mnoÂľství komunikace potřebnĂ© k řeąení nìkterých distribuovaných problĂ©mů. O pseudotelepatii hovoříme v případì, Âľe kvantovĂ© zpracování informace je schopno zcela eliminovat potřebu komunikace. V první části přednáąky budeme ve stručnosti prezentovat základní pojmy a principy kvantovĂ©ho zpracování informace. Dále uvedeme obecnou definici pseudotelepatickĂ© hry a tuto definici budeme ilustrovat na dvou příkladech. Závìr přednáąky bude vìnován přehledu nìkolika důleÂľitých problĂ©mů teorie pseudotelepatických her.
Přednáąka se zamìří na GPU z hlediska
programování obecných aplikací. Podíváme se na architekturu
GPU. Od tĂ© se dostaneme k Ăşlohám, pro kterĂ© ji lze efektivnì
vyuÂľít a pro kterĂ© naopak není vhodná. Seznámíme se se základy
OpenCL - momentálnì asi nejlepąího způsobu programování GPU.
Poslední část bude vìnována aspektům kritickým pro výkon GPU
(stejnì jako moderních CPU) - zejmĂ©na jde o skoky a práci s
pamìtí. Přednáąka se sice zamìří na GPU, nicmĂ©nì drtivá
vìtąina přednáąky je relevantní i pro moderní CPU. V blízkĂ©
budoucnosti se navíc počítá s integrací grafických jader do
procesorů, takÂľe je pro kaÂľdĂ©ho programátora uÂľitečnĂ© se s
problematikou seznámit.
CV: Jan Prach vystudoval FEL Ă VUT.
Vyvíjel enterprise Java aplikace a pracoval na počítačovĂ©m
vidìní ve ©výcarsku. Nyní pracuje ve firmì Sun v Praze na
vývoji technologií kolem Javy. O GPGPU se zajímá uÂľ od dob
prvních programovatelných GPU. Na FEL Ă VUT obhájil diplomovou
práci na tĂ©ma "Akcelerace algoritmů počítačovĂ©ho vidìní
na GPU".
Doktorandi 1. ročníku: J. Křivánek, M. Demín
Obsahem prezentace je příspìvek, který byl prezentován na konferenci ICAIS 2009 (http://icais09.uni-klu.ac.at/). Bude popsán systĂ©m pro automatickou "predikci" chování mezinárodního trhu. SystĂ©m vyuÂľívá evoluci v reálnĂ©m čase.
V prezentaci bude podána informace o letní ąkole ARTIST Summer School in Europe 2009, která se zabývala problematikou vestavìných systĂ©mů.
Doktorandi 1. ročníku: P. Korček, P. Bartoą, P. PolĂłni
Doktorandi 1. ročníku: P. Kaątovský, P. Pospíchal, M. Kajan
Duplication and comparison has proven to be an efficient method for error detection using increased redundancy. Based on this generic principle dual core processor architectures with output comparison are being proposed for safety critical applications. Placing two instances of the same (arbitrary) processor on one die yields a very cost efficient "single chip" implementation of this principle. At the same time, however, the physical coupling of the two replica creates the potential for certain types of faults to affect both cores in the same way, such that the mutual checking will fail. This class of devastating coupling results is called common cause failures (CCFs), which constitutes a major part when calculating a redundant system's probability of failure. The key question here is how this type of coverage leakage relates to other imperfections of the duplication and comparison approach that would also be found using two cores on separate dies (such as coupling over a common power supply or clock). This thesis is concerned with the above question and analyzes several of the relevant physical coupling mechanisms and elaborate a model to decompose the genesis of a common cause fault into several steps. We present an experimental study showing that a very tight local and temporal coincidence of the fault effect in both replica is a crucial prerequisite for a common cause fault. Based on this quantitative input we can conclude from our decomposition model that the risk of common cause faults is low for physical coupling mechanisms with relatively slow propagation speed, such as thermal and mechanical effects.
Wavelet transforms, unlike traditional Fourier-based transforms, are able to provide a time-frequency representation of a signal. Therefore, a representation of a signal that shows its details and trends as a function of time is obtained. They have been proved useful in a wide range of applications like data compression, signal de-noising, pattern recognition... Finding a good wavelet function for a particular type of data is the real issue in the use of wavelet transforms. The computation of the transform is done, from a general point of view, as a series of filtering stages over the original signal. Calculation and tuning of the coefficients of these filters is, therefore, the crucial point in the wavelet transform design. For this reason, an evolutionary optimization of these coefficients is a possibility that deserves to be investigated. This approach to wavelet design has just been recently tackled by some research groups. This presentation will show the work done in the evolution of wavelets by means of evolutionary strategies for the compression of specific types of images.
V prezentaci bude představen aktuální výzkum skupiny VLSI FEL CVUT v oblastech diagnostiky, testování a spolehlivosti číslicových obvodů.
Eduard aneb lidová tvořivost v EDA
Pro
zobrazení BooleovskĂ© funkce v EDA se pouÂľívá mnoho formalismů,
jejichÂľ vzájemný převod mívá exponenciální sloÂľitost, navíc
nejsou kanonickĂ© a proto nejsou převoditelnĂ© beze ztráty
informace. Bì¾nĂ© univerzitní systĂ©my (SIS, ABC, Espresso)
pouÂľívají vÂľdy jediný formalismus, který je vázán na
formulaci jejich algoritmů. Jádrem experimentálního systĂ©mu
Eduard je datová struktura, která dovoluje hybridní popis
(libovolnĂ©ho) logickĂ©ho obvodu strukturou a chováním. SystĂ©m je
neutrální vůči formalismům a v tomto smìru rozliąitelný. Je
bezeztrátový vůči importovaným datům. Podporuje skriptování
(Tcl/Tk) a GUI na bázi Tk. Nad základní strukturou operuje
dotazovací vrstva (ve vývoji) a dále importní a exportní
procesy. SystĂ©m byl zatím pouÂľit pro nìkolik studentských prací.
Nachytali jsme na ąvestkách vìtąinu syntĂ©zních
nástrojů (a víme, čím to je)
Umíme generovat pomìrnì
velkou třídu příkladů pro logickou syntĂ©zu, u nichÂľ je známa
horní mez velikosti implementace. Obvody vznikají sloÂľením
libovolnĂ©ho obvodu originálního (např. benchmarku) a paritního
stromu na výstupu, s následným převodem celĂ©ho obvodu do
dvojĂşrovňovĂ© reprezentace. NìkterĂ© z tìchto obvodů jsou pro
vìtąinu nástrojů velmi obtíÂľnĂ© _ výsledek je aÂľ dvacetkrát
horąí, neÂľ horní mez. V tom jsou podobnĂ© příkladům, kterĂ©
publikovali Cong a Minkovich. Zjistili jsme, Âľe v případì
paritních příkladů je problĂ©m v neschopnosti nástrojů provĂ©st
obecnou bidekompozici buĂŻ vůbec, nebo vzhledem k operátorům XOR.
V případì příkladů Conga a Minkoviche je na vinì neschopnost
zanedbat (nevhodnou) strukturu vstupního popisu. Na základì toho
formulujeme poÂľadavky na reprezentaci obvodu a schopnosti nástroje,
který by byl prost takových nepříjemných překvapení.
Spolehlivost a bezpečnost zelezničních
zabezpečovacích zařízení
PraktickĂ© vyuÂľití teoretických
metod pro zvyąování a řízeni spolehlivostních ukazatelů při
návrhu systĂ©mů s programovatelným hardwarem (FPGA). PouÂľití
redundance na různých Ăşrovních (zdvojení, ztrojeni - TMR, dual
TMR). Vąe dokumentováno na Markovských modelech pro obnovovanĂ©
systĂ©my vytvořených na základì systĂ©mů jiÂľ pouÂľívaných v
praktickĂ©m nazazení na českých Âľeleznicích Správou Âľelezniční
dopravní cesty (SĹ˝DC).
In the brain, neurons are extremely complex cells whose morphology grows and changes in response to the external environment. However, it has been evident for a long time that Artificial Neural Networks have learning abilities that are insignificant compared with some of the simplest biological brains. Why? We argue that we understand enough neuroscience to create much more sophisticated models and we have now have the computational power to implement them. We have created a model of a neuron that requires seven programs. The neural network that occurs by running these programs has a highly dynamic morphology in which neurons grow, and die, and neurite branches together with synaptic connections form and change. We use a form of evolutionary computation called genetic programming to obtain programs that build learning networks. We have evaluated the capability of these networks on two classic problems in Artificial Intelligence: Wumpus world and the game of draughts (checkers).
Prezentace bude zamìřena na nìkterĂ© zajímavosti z třímìsíční stáÂľe v Computer Labs, University of Cambridge. Předevąím se zamìří na krátkĂ© seznámení s platformou NetFPGA a naváÂľe popisem dvou projektů, na kterých jsem v rámci pobytu pracoval. Do detailu bude rozebrán projekt vìnující se identifikaci aplikací v síÂťovĂ©m provozu, který vyuÂľívá nìkterých vlastností síÂťovĂ©ho provozu pro hybridní implementaci "OrganizĂ©ru aplikačního provozu". Ten je zaloÂľen na spolupráci počítače a NetFPGA. SystĂ©m dovoluje velmi přesnì identifikovat a následnì organizovat provoz s minimálním zpozdìním na gigabitových rychlostech.
V prezentaci budou představeny prostředky a nástroje pro částečnou dynamickou rekonfiguraci.V první části budou popsány základní hardwarovĂ© a softwarovĂ© poÂľadavky rekonfigurace. Druhá část se bude detailnì zabývat postupem vytváření rekonfigurovatelnĂ©ho designu. Závìrečná část se bude vìnovat podpoře částečnĂ© rekonfigurace ze strany dodavatelů FPGA.
L. Ĺ˝aloudek: Sebeopravující se masivnì paralelní
výpočetní systĂ©my
M. Ĺ˝ádník: Modelování a optimalizace
monitorování síÂťových toků
P. Mikuąek: Dekompoziční
techniky pro aplikačnì specifickĂ© systĂ©my
As a PhD student doing a short stay at the Department of Computer Systems @ FIT, the main objective of this presentation is give an overview of "who am I". Therefore, I will briefly talk about my home institution in Spain, Universidad Politécnica de Madrid, the Faculty I am actually enrolled at and the department/group where I do my research, Industrial Electronics Centre. After that, I will follow with a quick flashback of some projects I have developed in the past to finish with my current research interests and master lines of my PhD thesis.
Prezentace se zamìřuje na tĂ©matiku vyhledávání regulárních výrazů ve vysokorychlostním síÂťovĂ©m provozu. V první části prezentace budou diskutovány různĂ© přístupy k pojmu regulární výraz pouÂľívanĂ© v oblasti vyhledávání vzorů. PotĂ© budou stručnì zmínìny problĂ©my související s vysokými propustnostmi, kterých musí vyhledávací jednotky dosahovat, a následnì budou shrnuty základní principy, kterĂ© se vyuÂľívají ve State-of-the-art implementacích vyhledávacích jednotek.
Přednáąka pojednává o skupinì algoritmů klasifikace paketů zaloÂľených na kartĂ©zskĂ©m součinu. Tyto algoritmy dosahují velmi velkĂ© paketovĂ© rychlosti, jejich nevýhodou je ale velká pamìová náročnost, která je v nejhorąím případì exponenciální. Nová metoda pro sníÂľení velikosti potřebnĂ© pamìti pracuje na principu generalizačních pravidel. Na základì tìchto pravidel dochází ke zobecňování dílčích výsledků klasifikace při zachování informace potřebnĂ© ke správnĂ© klasifikaci paketu. Výsledky ukazují na výraznou Ăşsporu pamìti v nìkterých případech.
V prezentaci bude popsán Age-Layered Population Structure (ALPS) algoritmus, který je primárnì navrÂľen k udrÂľování diverzity v genetickĂ©m programování. Pro pouÂľití s kartĂ©zským genetickým programováním (CGP) byl tento algoritmus upraven a ovìřen v Ăşloze návrhu obrazových filtrů. Výkonnost tohoto algoritmu byla porovnána se standardním algoritmem pouÂľívaným v CGP.
Výklad bude zamìřen jak na návrh polymorfních obvodů se dvìma funkcemi, tak předevąím na jejich následnou optimalizací s ohledem na počet logických členů obvodu. Bude ukázáno, Âľe způsob, jakým je obvod navrÂľen, se významnì odráÂľí na výslednĂ© optimalizaci.
Výklad bude zamìřen na nìkterĂ© zajímavosti a zkuąenosti z dvoutýdenní stáÂľe na Department of Informatics, University of Oslo a na činnosti, kterĂ© byly v průbìhu pobytu vykonávány. Probìhne seznámení s experimenty evolučního návrhu obvodů pomocí celulárních automatů (CA) se zavedením nìkterých dodatečných roząíření, zejmĂ©na parametru L-back známĂ©ho z kartĂ©zskĂ©ho genetickĂ©ho programování (CGP) a moÂľnosti volby počtu bunìk CA nezávisle na velikosti cílovĂ©ho obvodu. Dále bude zmínìn jeden z přístupů k evolučnímu návrhu obrazových filtrů a výsledky, kterých bylo tímto dosaÂľeno. V závìru bude uveden plán spolupráce obou institucí.
Evolutionary Computing is search algorithms based on the mechanisms of natural evolution and survival of the fittest. It can be applied to problem solving in general as well as more specifically to the design of hardware. We have been evolving hardware for a set of different applications including signal and image classification tasks. Examples of our work on this will be included in the talk. However, the talk will start with an introduction to our Department of Informatics followed by an introduction to the different projects at our Robotics and Intelligent Systems research group including applying evolutionary computing in robotics.
Jim Torresen received his M.Sc. and Dr.ing. (Ph.D) degrees in computer architecture and design from the Norwegian University of Science and Technology, University of Trondheim in 1991 and 1996, respectively. He has been employed as a senior hardware designer at NERA Telecommunications (1996-1998) and at Navia Aviation (1998-1999). Since 1999, he has been a professor at the Department of Informatics at the University of Oslo (associate professor 1999-2005). Jim Torresen has been a visiting researcher at Kyoto University, Japan for one year (1993-1994) and four months at Electrotechnical laboratory, Tsukuba, Japan (1997 and 2000). His research interests at the moment include reconfigurable hardware, evolvable hardware, system-on-chip design and applying this to complex real-world applications. Several novel methods have been proposed. He has published a number of scientific papers in international journals, books and conference proceedings. He is in the program committee of more than ten different international conferences as well as a regular reviewer of a number of international journals (mainly published by IEEE and IET). He also acts as an evaluator for proposals in EU FP7.
Main objective of this presentation is to outline the possible ways how to achieve a substantial acceleration in case of advection-diffusion equation (A-DE) calculation, which is commonly used for a description of the pollutant behavior in atmosphere. A-DE is a kind of partial differential equation (PDE) and in general case it is usually solved by numerical integration due to its high complexity. These types of calculations are time consuming thus the main idea here is to adopt CUDA platform and commodity GPU card to do the calculations in a faster way. The solution is based on Runge-Kutta method to handle the integration. As a matter of fact, the selected approach involves number of auxiliary variables and thus the memory management is critical in order to achieve desired performance. Several variants of the solution have been implemented where each one use a different memory access scheme. Detailed evaluation is provided where the obtained results show a tremendous processing speed up in comparison to CPU.
VyuÂľití umìlĂ© inteligence a přírodou inspirovaných algoritmů v aplikacích, a to zvláątì tìch, kde hraje roli zpracování dat v reálnĂ©m čase, se často neobejde bez hardwarovĂ© akcelerace. Typickou oblastí je zpracování multimediálních dat v reálnĂ©m čase. Současný rozvoj technologií pro výrobu čipů poskytuje ąirokĂ© spektrum platforem, a to jak zákaznickĂ© obvody ASIC (Application-Specific-Integrated-Circuit) a obvody FPGA (Field-Programable-Gate-Array), tak i řadu dnes dostupných specializovaných architektur jako jsou instrukční sady SIMD (SSE), vícejádrovĂ© symetrickĂ© nebo heterogenní procesory. Přednáąka se zamìřuje na vyuÂľití lineárnì aproximovaných funkcí pro implementaci perceptronů a RBF neuronů na obvodech FPGA. Dále pak seznamuje s architekturou procesorů Cell a jejím vyuÂľitím pro paralelní výpočty. Představuje opensource balík CIVToolkit, který je vyvíjen jako knihovna algoritmů pro procesory Cell. Závìr přednáąky je vìnován vyuÂľití moderních grafických akcelerátorů pro negrafickĂ© výpočty v oblasti výpočetní inteligence.
Testovatelnost patří k nejdůleÂľitìjąím faktorům, kterĂ© jsou zákazníkem vyÂľadovány spolu se spolehlivostí, rychlostí, spotřebou, cenou atd. Odhad testovatelnosti silnì závisí na přesnosti informace, z níÂľ vychází metody tzv. analýzy testovatelnosti. Na semináři budou představeny následující výsledky předchozího výzkumu v oblasti analýzy testovatelnosti datových cest číslicových obvodů: princip navrÂľenĂ©ho algoritmu analýzy testovatelnosti, struktura knihoven pouÂľitých k uchování potřebnĂ© informace vycházející z tzv. transparentních modelů, knihovna TASTE a příklad aplikace zaloÂľenĂ© na vyuÂľití funkcí tĂ©to knihovny.
V prezentaci bude představen nový algoritmus iterativní dekompozice pro vícevýstupovĂ© BooleovkĂ© funkce s vestavìnou heuristikou pro uspořádání promìnných. Algoritmus vytváří kaskádu náhledových tabulek (look-up table, LUT) a současnì suboptimální vícekoncový binární rozhodovací diagram (Multi-Terminal Binary Decision Diagram, MTBDD). Přístup je ilustrován na praktických příkladech třech typů arbitrů.
Scheduling of collective communications (CC) in interconnection networks possibly containing faulty links has been done with the use of the evolutionary techniques. Inter-node communication patterns scheduled in the minimum number of time slots have been obtained. The results show that evolutionary techniques often lead to ultimate scheduling of CC that reaches theoretical bounds on the number of steps. Analysis of fault tolerance by the same techniques revealed graceful CC performance degradation for a single link or node fault. Once the faulty region is located, CC can be re-scheduled during a recovery period.
Prezentace do značnĂ© míry odlehčuje typická vìdecká tĂ©mata seminářů a zabývá se srovnáním komerčního a akademickĂ©ho svìta v oblasti sítí, monitoringu sítí a hardwarovì akcelerovaných zařízení. Nìkdy aÂľ vtipnĂ© ale na druhou stranu z důvodu zpìtnĂ© vazby pro výzkum velmi cennĂ© zkuąenosti jsou v závìru doplnìny námìty na moÂľnou bliÂľąí spolupráci obou sfĂ©r.
Klasifikace paketů je proces, který kaÂľdĂ©mu paketu přiřadí jedno odpovídající pravidlo z předem zadanĂ© mnoÂľiny pravidel, uspořádanĂ© podle priority. Takovou operaci je nutnĂ© provádìt v mnoha síÂťových zařízeních, typickým příkladem je firewall - paketový filtr. Opodstatnìným poÂľadavkem správců sítí je potom deterministickĂ© chování systĂ©mu, zejmĂ©na konstantní propustnost. Takovou vlastnost dnes mají pouze zařízení vyuÂľívající TCAM k uloÂľení pravidel. Nevýhody TCAM (vysová cena, spotřeba) odstraňují algoritmickĂ© přístupy k řeąení problĂ©mu, kterĂ© vąak nedosahují konstantní propustnosti. V diplomovĂ© práci jsem navrhnul nový algoritmus klasifikace paketů, který pro kaÂľdý paket přistoupí právì dvakrát do externí pamìti, nezávisle na počtu a sloÂľitosti pravidel, i na typu paketu. V doktorskĂ©m studiu se chci zamìřit předevąím na sníÂľení pamìovĂ© náročnosti algoritmu. Ačkoliv pamìová sloÂľitost je v nejhorąím případì exponenciální, zdá se Âľe pro bì¾nĂ© mnoÂľiny pravidel lze provĂ©st nìkolik triků pro významnĂ© uąetření pamìti.
V prezentaci budou představeny výsledky diplomovĂ© práce na tĂ©ma rychlĂ© vyhledávání regulárních výrazů v technologii FPGA. Pro vyhledávání je pouÂľito deterministických konečných automatů. VysokĂ© rychlosti je dosaÂľeno pomocí transformace vstupní abecedy, coÂľ umoÂľňuje akceptování více vstupních znaků v jedinĂ©m kroku automatu. Výsledný automat má obrovskou, ale řídce zaplnìnou tabulku přechodů. Práce diskutuje algoritmy perfektního hashování, kterĂ© umoÂľňují vyhledávat v tabulce přechodů v konstantním čase. Na závìr budou diskutovány daląí moÂľnĂ© smìry výzkumu, který bude provádìn v rámci disertační práce.
V prezentaci jsou diskutovány nynìjąí způsoby identifikace aplikačních protokolů uprostřed síÂťovĂ© infrastruktury a jejich problĂ©my. Dále bude představen model identifikace aplikačních protokolů a výsledky simulací navrÂľenĂ©ho modelu. V závìru prezentace bude představena navrÂľená architektura sondy pro identifikaci aplikačních protokolů a dosaÂľenĂ© výsledky. Bude prezentována problematika extrakce poloÂľek z hlaviček síÂťových protokolů s ohledem na vyuÂľití v různých síÂťových aplikacích. Bude představen prototyp extrakční jednotky a takĂ© budou diskutovány optimalizace a daląí smìry vývoje v tĂ©to oblasti.
V prezentaci jsou představeny základní myąlenky a experimenty s aplikací hlídacích obvodů do architektur respektujících odolnost proti poruchám. Je nastínìná předpokládaná metodika pro generování různých posloupností FT architektur s různou Ăşrovní zabezpečení a jejich implementace do obvodů FPGA. Diskutovány jsou takĂ© prvotní výsledky experimentů z tĂ©to metodiky. V závìru prezentace bude nastínìn smìr daląích dílčích kroků při řeąení navrhovanĂ© metodiky.
Modern GPUs with their huge computing capacity and massive parallel architecture are beginning to be used in various fields of computer science as an acceleration unit for scientififc computation. In this presentation a brief description of the NVIDIA CUDA computing system will be given. Two applications illustrating the possibilities of this framework will be discussed - execution speed-up of Matlab-based methods useful for image compression and Cartesian Genetic Programming (CGP) paradigm acceleration.
The presentation will be comprising of two parts: (1) The general aspects of Indian life, culture, education system and prominent places to visit. (2) The sceintific aspects of how the Matlab Inbuilt fucntions could be potentitally accelerated with CUDA (Compute Unified Device Architecture) primarly focussing on the functions related to wavelet image compression.
Na semináři bude uveden přehled metod pro optimalizaci funkcí reálných parametrů. Soustředíme se na metody přímĂ©ho prohledávání, tedy na situaci, kdy o optimalizovanĂ© funkci nic nevíme (např. neznáme derivace). Od stručnĂ©ho přehledu klasických metod se přes evoluční strategie dostaneme k algoritmům typu EDA a k algoritmu CMA-ES, který je v současnĂ© dobì povaÂľován za ąpičku v tĂ©to oblasti. Ă innost nìkterých algoritmů bude demonstrována graficky.
Na semináři bude představeno polymorfní hradlo NAND/NOR řízenĂ© napájecím napìtím, kterĂ© bylo realizováno technologií AMIS 0,7 mikronů v rámci projektu Metody návrhu polymorfních číslicových obvodů (GAĂ R 102/06/0599). Dále bude uveden prototyp samočinnì testovatelnĂ© sčítačky, která toto hradlo vyuÂľívá. Na závìr budou diskutovány daląí potenciální aplikace polymorfních hradel.
Zatímco při vývoji softwarových aplikací se relativnì dávno přeąlo od jazyka strojových instrukcí k objektovì orientovaným přístupům, při vývoji programovatelnĂ©ho hardware se stále nejvíce vyuÂľívají jazyky VHDL a Verilog z 80.let minulĂ©ho století. Cílem mĂ© dizertační práce je proto vytvořit metodiku pro rychlou tvorbu síÂťových aplikací s vyuÂľitím komponentovĂ©ho programování a dále metodiku pro automatickĂ© zabezpečení systĂ©mů na různých Ăşrovních s cílem dosáhnout vyąąí bezpečnosti a odolnosti proti poruchám. V rámci prezentace budou představeny teoretická východiska, doposud navrÂľenĂ© metody a smìry daląího vývoje mĂ© dizertační práce.
V prezentaci budou představeny výsledky evolučního návrhu násobiček, kterĂ© produkují součin vstupní hodnoty x s nìkolika předem definovanými konstantními koeficienty. Tìchto koeficientů můÂľe být i nìkolik desítek. TakovĂ© násobičky je výhodnĂ© pouÂľít při obvodovĂ© implementaci číslicových filtrů. NavrÂľená metoda je v určitých případech schopna vylepąit nejlepąí známá řeąení.
Celulární automat (CA) se jeví jako slibný výpočetní model pro budoucí masivnì paralelní výpočetní systĂ©my. DůleÂľitými předpoklady pro vznik takových systĂ©mů jsou rychlá konfigurace a odolnost proti poruchám. Sebereplikace by mohla být řeąením tìchto poÂľadavků. Prezentace bude obsahovat přehled současných technik sebereplikace a zmínìny budou i nìkterĂ© fyzickĂ© platformy implementující CA, jako např. Embryonics či Cell Matrix.
Náplní tĂ©to prezentace bude představit jazyk PSL z hlediska jeho praktickĂ©ho vyuÂľití. Dále bych chtìl ukázat výhody a problĂ©my, kterĂ© se mohou vyskytnout při návrhu obvodů s pouÂľitím jazyka PSL v simulačním programu MODELSIM. V daląí části představím vyuÂľití softwaru FoCs od firmy IBM.
V rámci prezentace budou představeny tři malĂ© instance rekonfigurovatelných obvodů a budou analyzovány jejich vlastnosti pomocí hrubĂ© síly a evolučního algoritmu. Ačkoli jsou navrÂľenĂ© obvody velmi podobnĂ©, vykazují značnĂ© rozdíly zejmĂ©na v počtu moÂľných unikátních implementovatelných logických funkcí, citlivosti funkce na inverzi bitů v konfiguračním řetìzci a průmìrnĂ©m počtu generací evolučního algoritmu potřebných k nalezení ÂľádanĂ© funkce. Pokud se nám podaří identifikovat citlivĂ© bity rekonfigurovatelnĂ©ho obvodu, můÂľeme tuto znalost zahrnout do evolučního algoritmu.
Prezentace v Ăşvodu popisuje virtualizaci počítače zejmĂ©na z hlediska vstupnì/výstupních síÂťových operací. Dále jsou zmínìny problĂ©my spojenĂ© s virtualizací a je navrÂľeno jejich řeąení.
V rámci prezentace bude představena metodika návrhu polymorfních obvodů. Bude prezentována konstrukce binárních rozhodovacích diagramů, způsoby redukce diagramů a následnì jejich syntĂ©za do polymorfního obvodu. V závìru prezentace budou uvedeny výsledky provedených experimentů na vybraných obvodech.
Tento seminář se bude zabývat dvìma oddìlenými tĂ©maty. Nejprve bych rád představil novĂ© metody a dosaÂľenĂ© výsledky v oblasti optimalizace skupinových komunikačních vzorů, kterĂ© vedly k výraznĂ©mu urychlení samotnĂ©ho procesu optimalizace. Díky tìmto akceleračním heuristikám byla rovnì¾ nalezena nová teoretická dolní mez časovĂ© sloÂľitosti, jenÂľ najde svĂ© uplatnìní předevąím u speciálních propojovacích sítí. Druhou část semináře se budu zabývat paralelizací pokročilĂ©ho evolučního algoritmu BMDA. Novì navrÂľená technika vyuÂľívá metody přenosu a kombinace dílčích pravdìpodobnostních modelů za Ăşčelem akcelerace optimalizace při zachování vysokĂ© efektivity danĂ©ho algoritmu.
Při návrhu moderních číslicových obvodů se čím dál častìji dostává do popředí poÂľadavek na nízký příkon návrhu při zachování jeho dobrĂ© testovatelnosti. Při pouÂľití bì¾nì dostupných DfT nástrojů lze sice dosáhnout pomìrnì dobrĂ© testovatelnosti, nicmĂ©nì příkon bìhem aplikace takto vygenerovaných testů je často vyąąí ve srovnání s příkonem v bì¾nĂ©m funkčním reÂľimu. V příspìvku bude představena metoda pro optimalizaci testů generovaných profesionálním nástrojem pro nízký příkon. Daląí část příspìvku bude vìnována optimalizaci testu pro nízký příkon s vyuÂľitím transparentních datových cest (I-cest).
Seminář se bude zabývat poslední verzí formálního modelu testovatelných bloků (TB). Dále pak představím problĂ©my, kterĂ© nastávají při pouÂľití metodiky rozdìlení obvodu na TB a jejich řeąení.
V prezentaci bude představena metoda pro optimalizaci testu obvodu, která vychází ze zmìny funkce vnitřních prvků obvodu před započetím testu. Taková zmìna za jistých předpokladů můÂľe vĂ©st ke zlepąení parametrů testů obvodu jako např. ke sníÂľení potřebnĂ©ho počtu testovacích vektorů nebo zlepąení pokrytí poruch. Bude představena deterministická metoda nacházení moÂľných zmìn funkce vnitřních prvků obvodu a výsledky tĂ©to metody nad benchmarkovou sadou ISCAS85. Na závìr budou diskutovány moÂľnosti provádìní zmìn funkce vnitřních prvků v reálných obvodech.
V poslední dobì se stále častìji vyuÂľívá v oblasti evolučního návrhu tzv. kartĂ©zskĂ© genetickĂ© programování (CGP), kterĂ© bylo původnì vytvořeno pro návrh kombinačních obvodů. CGP pouÂľívá pomìrnì specifický způsob reprezentace a kĂłdování kandidátního řeąení. Narozdíl od genetickĂ©ho programování vyuÂľívajícího n-ární strom, je reprezentace CGP mnohem bliÂľąí řeąenĂ©mu problĂ©mu. Daląí výhodou je nemìnný počet uzlů, který mj. umoÂľňuje efektivní hardwarovou realizaci. Známými problĂ©my evolučního návrhu jsou vąak pomìrnì ąpatná ąkálovatelnost a značná doba potřebná k nalezení poÂľadovanĂ©ho řeąení, která navíc exponenciálnì závisí na počtu vstupů (v případì evolučního návrhu komb. obvodů). Tento problĂ©m lze částečnì překonat nasazením vyąąího výpočetního výkonu a paralelizací výpočtu. Jinou moÂľností je vyuÂľít hardwarový akcelerátor, který umoÂľňuje výraznĂ© zkrácení doby nutnĂ© k nalezení poÂľadovanĂ©ho řeąení. Prezentace je rozdìlena na tři části. Cílem první části je představit moÂľnosti akcelerace CGP a dosaÂľenĂ© výsledky. Výsledky budou demonstrovány na Ăşloze evolučního návrhu kombinačních obvodů. Druhá část bude zamìřena na moÂľnosti optimalizace počtu pouÂľitých hradel. Na závìr bude představena hardwarová platforma vyuÂľívající FPGA Virtex II Pro. Tato platforma umoÂľňuje řeąit řadu problĂ©mů -- např. regresi v oblasti celých čísel, evoluční návrh kombinačních obvodů, evoluční návrh řadicích sítí, evoluční návrh násobiček vyuÂľívajících pouze sčítání a posuvy apod.
Ve dnech 12.11. aÂľ 16.11. probíhal pod záątitou Akademie vìd Ă R kurz základů vìdeckĂ© práce. V rámci tohoto kurzu probìhlo více neÂľ 15 přednáąek. Seminář Ăşčastníkům přiblíÂľí poslání kurzu a pokud moÂľno i náplň jednotlivých přednáąek.
V prezentaci jsou představeny základy jazyka PSL (Property Specification Language) a způsob vytváření hlídacích obvodů pomocí tohoto jazyka. Součástí prezentace je takĂ© představení nástroje FoCs firmy IBM pro překlad vlastností hlídacích obvodů popsaných v PSL do VHDL, Verilogu nebo C++. V závìru je demonstrován příklad hlídacího obvodu pro protokol LocalLink firmy XILINX získanĂ©ho jako VHDL komponenta z popisu specifikace protokolu v jazyce PSL.
The contents of this presentation is primarily focused on multidimensional image processing techniques and their applications. At first selected contemporary methods will be briefly discussed. However, an adequate representation of geometric features within an image or exploitation of multidimensional information dependency is desirable. In this context main attention will be given to extension of wavelet methods and deployment of multidimensional filter banks. The conclusion suggests possibilities for hardware acceleration and contains also preliminary experiments.
V prezentaci je představena platforma NetCOPE pro rychlý vývoj (nejen) síÂťových aplikací nad technologií FPGA. Platforma zahrnuje protokol pro přenos dat ve formì rámců, vstupní a výstupní síÂťovĂ© bloky, vysokorychlostní propojení se softwarovou vrstvou a sadu jednotek pro analýzu a zpracování síÂťovĂ©ho provozu. Mimo klíčových bloků platformy NetCOPE budou představeny ukázkovĂ© aplikace nad touto platformou, bude uvedeno srovnání s platformou NetFPGA a budou uvedeny smìry daląího vývoje.
The presentation will cover the area of finite state machine (FSM) localization in intellectual property (IP) softcores. A set of behavioral notation softcores with FSM, called controllers, was analyzed by currently developed 3PE heuristic method and the results of these experiments will be presented.
Mezi klasickĂ© techniky pouÂľívanĂ© pro řízení postav v akčních a RPG hrách patří konečnĂ© automaty, pravidlovĂ© systĂ©my a architektura BDI - obecnì techniky reaktivního plánování. ProblĂ©m nastává v okamÂľiku, kdy chceme simulovat veliký svìt, ve kterĂ©m se navíc odehrává nìjaký příbìh. ZaprvĂ© jsme limitováni omezenými výpočetními zdroji - nelze simulovat celý svìt detailnì. ZadruhĂ© potřebujeme zvláąÂť representovat osnovu příbìhu, který se můÂľe rozvíjet na nìkolika místech zároveň (svìt je veliký) - tuto osnovu totiÂľ nelze "schovat" do reaktivních plánů postav. První část přednáąky podává Ăşvod do problematiky level of detail AI, tedy techniky na automatickĂ© zjednoduąování simulace, která nejsou ve středu dìní. Technika je analogií "grafickĂ© level of detail", jeÂľ se pouÂľívá na zjednoduąení representace scĂ©ny v místech dále od pozorovatele, a tím zrychlení jejího zobrazení. Místo zjednoduąení representace scĂ©ny se ale pracuje se zjednoduąováním celĂ©ho prostoru a reaktivních plánů postav. Druhá část přednáąky podává Ăşvod do problematiky storytellingu a zabývá se jednou konkrĂ©tní technikou pro representování osnov v příbìhů, jeÂľ staví na Petriho sítích. Oproti jiným technikám je tato vhodná pro velikĂ© virtuální svìty. Budou ukázány i prototypovĂ© implementace obou mechanismů.
StavovĂ© automaty (konečnĂ© převodníky) lze vyuÂľívat jako prediktory skoků v procesorech. Ke konstrukci tìchto prediktorů lze pouÂľít evoluční algoritmy. Takto navrÂľenĂ© prediktory jsou ale optimalizovány pro bìh jednĂ© skupiny programů, pro kterĂ© byly navrÂľeny. V jiných skupinách selhávají. V prezentaci bude posán systĂ©m pro online evoluci prediktorů za bìhu programu, kterĂ© se dokáÂľí adaptovat a zleąovat tak svoji výkonnost.
Na semináři bude představen současný stav problematiky evoluční optimalizace v dynamickĂ©m prostředí, včetnì testovacích Ăşloh. Bude vìnována pozornost klasifikaci dynamických optimalizačních problĂ©mů. V závìru budou prezentována východiska disertační práce.
Ing. Petr Mikuąek: Přenosem spouątìnĂ©
architektury, dekompoziční techniky pro aplikačnì specifickĂ©
systémy
Ing. Jiří Tobola: NetCOPE - platforma pro rychlý
vývoj síÂťových aplikací
Ing. Jan Winter: BezpečnĂ© propojení počítačů -
Zamyąlení k tĂ©matu disertace
Ing. Michal Pajgrt: Programové
vybavení pro komunikaci a nastavení jednotky pro sbìr dat JSD600
Ing. Tomáą Pečenka: Prostředky a metody pro
automatickĂ© generování testovacích obvodů
Ing. Miloą
Ohlídal: Evolutionary design of collective communication based on
prediction of conflicts in interconnection networks
Ing. M. Ĺ˝ádník - Zkoumání síÂťovĂ©ho provozu na
Ăşrovni toků
Ing. L. Ĺ˝aloudek - Od evolučního návrhu na
Ăşrovni tranzistorů k výpočetním architekturám pro
nanotechnologie
Ing. L. Ă apka - Akcelerace grafických operací
v FPGA, evoluční optimalizace první fáze syntĂ©zy číslicovĂ©ho
obvodu
Prezentace bude obsahovat popis struktury systĂ©mu schopnĂ©ho evolvovat prediktory časových řad (vývoj kurzů ve FOREXu) s adaptací na mìnící se prostředí. Bude popsána funkce prediktoru, nìkterĂ© implementační detaily a problĂ©my, kterĂ© jsou s tím spojenĂ©. Součástí bude shrnutí práce za jeden rok doktorskĂ©ho studia a plán budoucích prací.
V rámci prezentace budou uvedeny nìkterĂ© z nových smìrů v oblasti komprese dat. Pozornost bude vìnována předevąím metodám hyperspektrální komprese, aÂť uÂľ v podobì roząíření moÂľností klasických transformačních metod nebo zcela nových postupů. RovneÂľ bude nastínìno vyuÂľití komprese pro zpracování medicínských dat. Součástí prezentace bude i stručnĂ© shrnutí práce v prvním ročníku doktorskĂ©ho studia a plán budoucích prací.
Prezentace se bude zabývat návrhem novĂ© metodologie vyuÂľití rekonfigurace FPGA v diagnostice a tvorbou systĂ©mů odolných proti poruchám. NavrÂľená metodika je zaloÂľená na automatizovanĂ©m vytváření hlídacích obvodů pro testování správnĂ©ho chování komunikačních protokolů. Na základì formálního popisu chování protokolu v definičním jazyce je vygenerována odpovídající VHDL komponenta, která detekuje stavy neodpovídající specifikaci danĂ©ho protokolu. Dále bude uvedenĂ©, co je z disertace hotovo a představen plán daląích činností.
Prezentace bude obsahovat novĂ© výsledky v oblasti zvyąování testovatelnosti IP jader v behaviorální formì zápisu, včetnì formálních metod, experimentů, a daląího plánovanĂ©ho výzkumu. Součástí prezentace bude i shrnutí výsledků z oblasti disertační práce a plán pro daląí postup.
Prezentace se bude vìnovat moÂľnosti vyuÂľití evolučních algoritmů pro návrh bezpečnostních protokolů (konkrĂ©tnì 'amplifikačních' protokolů pouÂľívaných pro zvýąení bezpečnosti sdílenĂ©ho klíče v částečnì kompromitovaných sítích) a Ăştočníkových strategií pro rozmisÂťování odposlouchávacích uzlů v bezdrátových sensorových sítích. Při návrhu protokolů je kvalita (fitness) kandidátních protokolů hodnocena s vyuÂľitím síÂťovĂ©ho simulátoru namísto formálního verifikačního nástroje. Tuto zámìnu lze provĂ©st, neboÂť hledaný protokol popisuje způsob kompozice z jednoduąąích podprotokolů, u kterých lze korektnost formálnì ovìřit a kterĂ© lze bezpečným způsobem komponovat. Lze tak dosáhnout velmi jemnĂ©ho odstupňování kvality hodnocenĂ©ho protokolu jako pomìr bezpečných komunikačních linek vůči kompromitovaným. Vąechny dosud publikovanĂ© protokoly pro zkoumaný problĂ©m byly znovunalezeny a protokol s vyąąí Ăşspìąností resp. výraznì menąí zprávovou náročností byl objeven. Při návrhu Ăştočníkových strategií byl hledán vzor pro rozmisÂťování odposlouchávacích uzlů tak, aby Ăştočník maximalizoval počet kompromitovaných komunikačních linek v síti, opìt byla fitness počítána s vyuÂľitím simulátoru.
V prezentaci budou uvedeny moÂľnosti vyuÂľití polymorfních hradel při testování konvenčních obvodů. Bude představen přístup vyuÂľívající polymorfní hradla, který vede k redukci potřebnĂ©ho počtu testovacích vektorů pro test obvodů. Dále budou uvedeny výsledky prvních experimentů na základních obvodech s vyuÂľitím uvedenĂ©ho přístupu. Na závìr prezentace bude uveden předpokládaný smìr následujících prací.
V prezentaci budou shrnuty aktuální výsledky v oblasti syntĂ©zy polymorfních obvodů. Součástí prezentace bude rovnì¾ informace o stavu rozpracovanosti disertační práce a plán prací na daląí období.
V příspìvku bude prezentována metoda umoÂľňující rozdìlení obvodu na testovatelnĂ© bloky. Budou diskutovány moÂľnosti vyuÂľití testovatelných bloků pro sníÂľení příkonu obvodu bìhem testu. Budou představeny navrÂľenĂ© a implementovanĂ© metody pro odhad příkonu bìhem testu, optimalizaci řetìzce scan, optimalizaci testovacích vektorů a vliv tìchto optimalizací na příkon, pokrytí chyb a dĂ©lku testu. Do celĂ©ho procesu je zapojen takĂ© profesionální software od Mentor Graphics. Budou prezentovány výsledky dosaÂľenĂ© s volnì dostupnými benchmarkovými obvody. Bude probrána moÂľnost vyuÂľití obvodů generovaných na FIT a daląí moÂľnosti roząíření. Součástí prezentace bude rovnì¾ informace o stavu rozpracovanosti disertační práce a plán prací na daląí období.
V příspìvku budou představeny Ăşpravy SOMA algoritmu pro dynamickĂ© optimalizační Ăşlohy. Bude popsán vliv pouÂľití shluků, vymírání jedinců, jako způsob udrÂľování diverzity, a omezení algoritmu. Budou prezentovány experimentállní výsledky na Ăşloze s pohyblivými vrcholy. Součástí prezentace bude rovnì¾ informace o stavu rozpracovanosti disertační práce a plán prací na daląí období.
V prezentaci budou vysvìtleny principy nejpouÂľívanìjąích konvenčních algoritmů pro konstrukci řadicích a mediánových sítí. Dále bude diskutována jejich vhodnost pro implementaci v FPGA a případnĂ© pouÂľití pro konstrukci obrazových filtrů (medián, adaptivní medián).
V příspìvku bude představena nová metoda evolučního návrhu vyuÂľívající development pro konstrukci generických struktur kombinačních násobiček. S ohledem na moÂľnost konstrukce nepravidelných struktur je do vývojovĂ©ho systĂ©mu zavedeno tzv. prostředí (inspirace v biologii) reprezentující jistou externí formu řízení vývojovĂ©ho procesu. V tĂ©to souvislosti jsou studovány moÂľnosti adaptace vyvíjených obvodů na různĂ© tvary prostředí s vyuÂľitím vlastností zvolenĂ© obvodovĂ© reprezentace. Dále budou diskutovány výhody a nevýhody uvedenĂ©ho systĂ©mu a moÂľnĂ© smìry daląího výzkumu v tĂ©to oblasti.
Na semináři budou představeny základní pojmy z oblasti systĂ©mů pracujících v reálnĂ©m čase (krátce Real-Time systĂ©mů či jen RT systĂ©mů), a to zejmĂ©na: logický model RT systĂ©mu, klasifikace RT systĂ©mů, ilustrace ke specifikaci a verifikaci RT systĂ©mů. Dále budou představeny pojmy z oblasti RT operačních systĂ©mů (RTOS): ilustrace k typům a analýze výkonnosti jader RTOS, model RT Ăşloh a plánování mnoÂľin RT Ăşloh. S ohledem na náročnost jednotlivých tĂ©mat a na čas vyhrazený pro seminář očekávejte spíąe ilustrační příklady k jednotlivým pojmům neÂľ jejich formální definice.
V příspìvku budou shrnuty principy dynamickĂ© rekonfigurace FPGA. Pozornost bude zamìřena na její vyuÂľití při návrhu systĂ©mů odolných proti poruchám, budou popsány pojmy související s touto oblastí. Budou popsány techniky detekce poruch v FPGA, metody testování CLB a propojovací sítì. Budou presentovány principy částečnĂ© rekonfigurace FPGA a moÂľnosti, kterĂ© v tomto smìru nabízejí současná FPGA.
Cílem prezentace je seznámit posluchače s nelineárními obrazovými filtry navrÂľenými pomocí kartĂ©zskĂ©ho genetickĂ©ho programování, kterĂ© byly v poslední dobì předmìtem zájmu a jeví se jako výjimečnĂ© svou schopností konkurovat konvenčnímu řeąení. Kromì shrnutí a vyhodnocení dosaÂľených výsledků bude představeno nìkolik variat mediánovĂ©ho filtru, kterĂ© mohou dosahovat mnohem lepąí kvality neÂľ standardnì pouÂľívaný mediánový filtr. Tato přehlídka bude zakončena ukázkou z výsledků dosaÂľených pomìrnì novou matematicky fundovanou metodou, která kombinuje variační přístup s mediánovým filtrem. Na závìr tĂ©to části bude detailnìji rozebrána jedna ze zajímavých a pokročilejąích metod filtrace obrazu a sice adaptivní mediánový filtr. Závìrečná část bude vìnována srovnání dosaÂľených výsledků se známými řeąeními jak z pohledu kvality tak z pohledu moÂľnosti hardwarovĂ© realizace (akcelerace).
V poslední dobì lze sledovat zajímavý trend, kdy je stále vìtąí pozornost, aÂť uÂľ ze strany odbornĂ© veřejnosti či vìdeckých kruhů, vìnována obvodům typu FPGA. Díky svĂ© flexibilitì nalĂ©zají uplatnìní při tvorbì specializovaných HW prostředků v mnoha oblastech. Cílem tohoto příspìvku je ukázat moÂľnosti vyuÂľití obvodů FPGA pro Ăşčely komprese dat. Nejdříve budou stručnì shrnuty nìkterĂ© z důleÂľitých pojmů a základní přístupy ke kompresi dat v obecnĂ© rovinì. Následnì se pozornost zamìří na transformační a predikční kĂłdování s ohledem na realizaci v FPGA. Budou uvedeny nìkterĂ© zajímavĂ© architektury a praktickĂ© aplikace. Závìrečná část nabídne přehled pokročilých metod a Ăşvahy o moÂľnĂ©m smìru dizertační práce.
Předmìtem prezentace bude popis struktury (programovĂ© implementace) systĂ©mu vyuÂľívajícího statickĂ© (nemìnnĂ©) prostředí pro evoluci jedinců. Součástí tĂ©to prezentace bude popis modifikace tohoto systĂ©mu s ohledem na mìnící se stav prostředí (trĂ©novací mnoÂľiny). Vzhledem k pouÂľití tohoto systĂ©mu pro MOEA algoritmy bude popsána datová strukturu pro uchovávaní nedominovaných jedinců, která je výhodnìjąí neÂľ klasicky vyuÂľívaný lineární seznam.
HardwarovĂ© akcelerátory pro hledaní podobnosti hrají důleÂľitou roli ve zvyąujícím se počtu moderních biologických aplikací. DokáÂľí zredukovat časovou sloÂľitost z kvadratickĂ© na lineární a vytvořit zrychlení v řádu stovek aÂľ tisíců oproti odpovídajícím softwarovým implementacím. Jejich ąirokĂ©mu nasazení vąak brání jejich nedostatečná flexibilita a modularita, která je klíčová pro často promìnnĂ© typy Ăşloh. S ohledem na tyto skutečnosti, je snaha vyvinout automatizovanĂ© metody, kterĂ© by dokázaly automaticky navrhovat a implementovat tyto akcelerátory s ohledem na dosaÂľení maximálního výkonu a efektivního vyuÂľití dostupných zdrojů. V prezentaci bude uvedena problematika související s návrhem takovýchto obvodů, bude popsána metoda pro automatickĂ© mapování vstupních Ăşloh na konfigurovatelnĂ© architektury a navrÂľená metoda bude ohodnocena na nìkolika typických Ăşlohách z oblasti bioinformatiky.
Prezentace bude zamìřena na rychlĂ© vyhledávání řetìzců a regulárních výrazů s vyuÂľitím programovatelnĂ©ho hardware. Budou ukázány moÂľnosti prefiltrace s vyuÂľitím "Reverz factor" algoritmu pro regulární výrazy. Cílem prefiltrace je zejmĂ©na Ăşsporu plochy na čipu při vysokorychlostním zpracování pomocí FPGA. Uvedený přístup bude demonstrován na systĂ©mu IDS (Intrusion Detection System).
Na semináři bude představen nový koncept ostrovního modelu vyuÂľitĂ©ho pro paralelizaci BMDA (Bivariate Marginal Distribution Algorithm) evolučního algoritmu. Tento koncept vyuÂľívá mimo tradiční migrace jedinců tĂ©Âľ migraci části struktury pravdìpodobnostního modelu jednotlivých ostrovů.
Na prezentaci bude předvedeno, čeho by se mìl autor při psaní svĂ© disertační práce vyvarovat a co by nemìl opomenout. Nesmíme opomenout prezentovat novì namìřenĂ© výsledky a posluchači budou i mimo jinĂ© seznámeni s postupem práce na disertační práci.
Implementace vyhodnocovací části algoritmu adaboost provádìjícího klasifikaci v programovatelnĂ©m logickĂ©m poli FPGA. Jedná se o hledání obličejů v obraze. Součástí systĂ©mu je DSP zajiąÂťující komunikaci mezi PC a FPGA.
Prezentace heuristických roząíření jiÂľ definovaných metodik pro vyhledávání stavovĂ©ho řízení v softcore IP jádrech, pomocí kterých lze zvýąit Ăşspìąnost automatických metod pro detekci konečných automatů a převodníků zakĂłdovaných ve VHDL. Součástí prezentace jsou i experimentální výsledky metodik.
V první části budou formou krátkĂ© přednáąky shrnuty nejnovìjąí poznatky a výsledky získanĂ© bìhem uplynulĂ©ho roku. ZejmĂ©na bude představen pokus o vytvoření formálního modelu obecnĂ©ho vývojovĂ©ho systĂ©mu pro potřeby evolučního návrhu, jeho výhody, nevýhody a osud v souvislosti s daląím výzkumem. Druhá část (zbyde-li čas) bude vìnována obrázkovĂ© prezentaci z koutku jednĂ© severskĂ© zemì.
Na semináři bude prezentována metoda rozdìlení obvodu na testovatelnĂ© bloky a její moÂľnĂ© vyuÂľití pro vytvoření metodiky vyhodnocující příkon bìhem aplikace testu. Cílem prací je ovìření, zda pouÂľitím částečnĂ©ho řetìzce scan a přístupu přes testovatelnĂ© bloky, je moÂľnĂ© dosáhnout niÂľąího příkonu neÂľ u metod vyuÂľívajících plnĂ©ho řetìzce scan. V příspìvku bude takĂ© diskutována problematika vyčíslení příkonu na Ăşrovni RTL a budou představeny nìkterĂ© zjednoduąující modely pro modelování příkonu. Na závìr bude prezentován daląí postup, jehoÂľ cílem je provĂ©st experimenty na obvodech z benchmarkovĂ© sady ISCAS a výsledky porovnat s vybranými metodami z literatury a dále porovnání navrÂľenĂ© metody s komerčním ATPG generátorem Flextest a SATPG generátorem Flextest/Fastscan.
Prezentace bude zamìřena na elektrickĂ© vlastnosti polymorfních obvodů. V první části uvede doposud zjiątìnĂ© poznatky o existujících polymorfních hradlech s důrazem na analýzu jejich analogových vlastností. Dále uvede základní problĂ©my spojenĂ© s jejich fyzickou implementací v existujících technologiích a na závìr budou představena dvì nová hradla s lepąími elektrickými i fyzickými vlastnostmi.
V prezentaci budou představeny současnĂ© výsledky evolučního návrhu polymorfních obvodů (PO) realizujících více funkcí. NačeÂľ bude navazovat část, týkající se konvenční metody návrhu takových PO. Tato metoda posunuje hranice nìkterých omezení daných evolučním návrhem, a to předevąím problĂ©mu ąkálovatelnosti. Daląí část prezentace bude vìnována návrhu PO realizujících jednu funkci, který u vybraných kombinačních obvodů dává moÂľnost sníÂľení ceny/plochy obvodu.
Obsahem semináře bude přehled pouÂľívaných metod a pravdìpodobnostních modelů pro nestacionární funkce, resp. dynamickĂ© systĂ©my. Budou představena základní kritĂ©ria modelu pouÂľitelnĂ©ho pro EDA algoritmy. Na závìr zmíním předbì¾nĂ© výsledky Ăşprav BOA algoritmu.
Budou uvedeny základní pojmy diagnostiky související s principy aplikace testu. Pozornost bude dále zamìřena na vývoj principů testování číslicových systĂ©mů a vývoj principů aplikace testu číslicových obvodů. V souvislosti se způsoby aplikace testu budou popsány způsoby řeąení řiditelnosti/pozorovatelnosti v jednotlivých generacích. Bude upozornìno na problĂ©my, kterĂ© existují v souvislosti s narůstajícím počtem prvků v testovanĂ©m prvku (na křemíkovĂ©m plátku) a disproporcí mezi rychlostí prvků obvodu a rychlostí primárních vstupů/výstupů.
Přednáąka bude vìnována nìkolika postupům pro zvýąení efektivity a robustnosti evolučních algoritmů. V první části budou popsány dva přístupy pro zabránìní předčasnĂ© konvergence u klasických genetických algoritmů. UkáÂľeme si, Âľe tyto postupy nejen zvyąují explorativní schopnost genetickĂ©ho algoritmu, ale takĂ© umoÂľňují řeąení dynamických optimalizačních problĂ©mů, u kterých se optimum mìní v čase. Druhá část přednáąky bude vìnována iterativnímu optimalizačnímu algoritmu, který vyuÂľívá evoluční algoritmus pro hledání vhodných modifikací aktuálního řeąení v danĂ© iteraci. UkáÂľeme si výsledky dosaÂľenĂ© na klasickĂ© kombinatorickĂ© optimalizační Ăşloze obchodního cestujícího a popíąeme třídu problĂ©mů vhodných pro tuto metodu. V případnĂ© diskuzi bych se chtìl vìnovat například moÂľnostem aplikování popsaných algoritmů na problĂ©my řeąenĂ© na FIT.
Cílem je seznámit atraktivní formou zejmĂ©na novĂ© doktorandy s moÂľnostmi "přeÂľití" na zahraničních akcích konaných bìhem doktorskĂ©ho studia. V rámci tohoto netradičního semináře probìhne prezentace vybraných fotografií tří zahraničních cest s následujícím obsahem: M. Bidlo - Reykjavík, Island, 2006 (konference Parallel Problem Solving from Nature), M. Ohlídal, J. Jaroą - Bialystok, Polsko, 2006 (5-th International Symposium on Parallel Computing in Electrical Engineering), V. ©imek - Oostende, Belgie, 2004 a 2005 (studijní pobyty)
In conventional design we make many assumptions about
the parts and rules that we use to construct things. We tend to adopt
the view that human expertise and insight is sufficient to construct
novel artifacts. Such a notion is beginning to be severely challenged
by systems that have been designed by evolutionary algorithms, for
instance, analogue electronic circuits, camera lenses, and antennas.
In a field called evolvable hardware researchers routinely apply
evolution to construct electronic circuits. In 1996 an English
researcher called Adrian Thompson applied these ideas to the
evolution of a digital circuit on a device called a Field
Programmable Gate Array (FPGA). He wanted to see if evolution could
come up with an efficient circuit. To his amazement evolution created
a circuit that utilized physical properties of the silicon chip that
he was unaware of and would not have been able to utilize even if he
had been. I began to think about the implications of this and started
to wonder whether evolution could "invent" circuits in
materials that we would not think of as suitable. In other words: Can
we use computer controlled evolution to help us find new technology?
Recently Simon Harding and I have shown that this is indeed possible.
We have evolved "circuits" inside a piece of Liquid
Crystals (yes the stuff inside your computer screen) that can perform
various computational tasks (e.g. robot control). In my talk I will
discuss the future prospects for evolving computational devices in
materials.
První část příspìvku bude obsahovat shrnutí diplomovĂ© práce, jejímÂľ cílem bylo navrhnout a implementovat systĂ©m pro evoluci obrazových filtrů na funkcionální Ăşrovni. Pomocí tohoto systĂ©mu byla provedena řada experimentů s různými evolučními operátory. Kvalita jednotlivých operátorů byla porovnávána metodami pro ohodnocování povrchu fitness. Druhá část bude vìnována popisu předmìtu disertační práce, moÂľnostem návrhu systĂ©mů pro predikci vývoje cen na trhu. Hlavní součástí tohoto systĂ©mu by mìlo být jádro vyuÂľívající genetickĂ©ho programování.
První část prezentace bude vìnována vyvíjejícím se obvodům a jejich obvodovĂ© realizaci. Zmínìno bude nìkolik zajímavých obvodů, kterĂ© vyuÂľívají evolučních technik k vylepąení jejich výkonnosti. V druhĂ© části bude představena navrÂľená evoluční platforma, jejíÂľ základ tvoří procesorovĂ© jádro PowerPC 405 integrovanĂ© uvnitř FPGA čipu Virtex II Pro. Poslední část bude vìnována vyuÂľití navrÂľenĂ© platformy v oblasti evolučního návrhu nelineárních obrazových filtrů (operátorů). Na závìr bude zmínka o tĂ©matu a cíli disertační práce.
V rámci prezentace bude ve stručnosti představen aktuální stav v oblasti kompresních algoritmů. BliÂľąí pozornost bude vìnována principům implementace kompresních algoritmů v rekonfigurovatelnĂ©m prostředí. Na závìr bude diskutováno předpokládanĂ© zamìření disertační práce.
V příspìvku budou shrnuty výsledky diplomovĂ©
práce, jejímÂľ předmìtem bylo analyzovat a prostudovat
architektury počítačů a zamìřit se na moderní prvky soudobých
procesorů. Na základì zvolenĂ© architektury byl navrÂľen a
implementován jednoduchý procesor a procesor doplnìný 5-ti
stupňovou pipeline, rychlou vyrovnávací pamìtí cache a
jednoduchou jednotku pro predikci skoků. Vąe navrÂľeno v jazyce
VHDL. Předmìtem výzkumu a disertační práce jsou principy návrhu
systĂ©mů odolných proti poruchám a moÂľnosti vyuÂľití metod pro
periodickou a průbì¾nou diagnostiku. Zabývat se budeme Ăşvahami,
jejímÂľ výsledkem bude rozhodnutí o granularitì problĂ©mu - jak
velkĂ© celky budou diagnostikovány s vyuÂľitím metod průbì¾nĂ©
diagnostiky.
V příspìvku budou diskutovány pouÂľívanĂ© metody plánování testu a moÂľnosti optimalizace plánu testu číslicových systĂ©mů. Jako optimalizovaný parametr bude uvaÂľován zejmĂ©na příkon číslicovĂ©ho systĂ©mu bìhem aplikace testu. Dále budou zmínìny daląí moÂľnosti sníÂľení příkonu bìhem aplikace testu. V rámci příspìvku budou prezentovány navrÂľenĂ© metody a dosud dosaÂľenĂ© výsledky. Na závìr budou představeny cíle budoucí dizertační práce a aktuální stav jejího řeąení.
Cílem prezentace je seznámit posluchače s pojmem testovatelný blok (TB), stavem implementace vyhledávače TB a provedených testů. V závìru bude uvedena práce za celý rok a výhledy do budoucna.
Prezentace shrnuje dosavadní výsledky výzkumu v oblasti lokalizace stavovĂ©ho řízení v sofcore IP jádrech. Bude přednesen způsob analýzy jader zaloÂľený na kompilačních technikách. Výsledky takovĂ© analýzy lze pouÂľít pro návrh alternativního testu jádra, který bude v prezentaci takĂ© zmiňován. Prezentace obsahuje moÂľnĂ© smìry daląího výzkumu a formulaci cílů disertační práce.
V příspìvku budou shrnuty dosavadní výsledky výzkumu aplikace BayesovskĂ©ho optimalizačního algoritmu na dynamickĂ© problĂ©my. Dále bude navrÂľena moÂľnost vyuÂľití evolučních algoritmů pro rekonfigutrovatelnĂ© výpočty. Prezentace bude obsahovat formulaci cílů dudoucí disertační práce.
V příspìvku budou shrnuty základní principy evolučního návrhu s vyuÂľitím vývojových modelů (tzv. development). Na základì současných poznatků v tĂ©to oblasti bude zavedena klasifikace developmentu na dva základní přístupy: nekonečný a konečný vývoj. Pro kaÂľdý případ bude ve stručnosti uvedena případová studie s přehledem dosaÂľených výsledků. Dále bude představen výzkum vlivu prostředí na sloÂľitost objektů generovaných vývojovým modelem. Na závìr budou představeny cíle budoucí dizertační práce a aktuální stav jejího řeąení.
Prezentace bude zamìřená na polymorfní hradla, jejich modifikace a simulace v programech řady SPICE. Uvede prozatím dosaÂľenĂ© výsledky a ukázky sloÂľitìjąích obvodů, kterĂ© s nimi byly vytvořeny a Ăşspìąnì odsimulovány. Závìrem budou uvedeny daląí moÂľnĂ© smìry budoucího vývoje.
V části prezentace bude představen systĂ©m pro evoluční návrh jednoduchých polymorfních obvodů. Daląí část bude o vhodnĂ©m nastavení parametrů pro evoluci jednoduchĂ©ho polymorfního obvodu poÂľadovaných vlastností. V závìru prezentace budou uvedeny moÂľnosti daląího vyzkumu v oblasti návrhu polymorfních obvodů.
Prezentace bude zamìřena na optimalizaci skupinových komunikačních vzorů (OAS, AAS, OAB, AAB) na wormhole propojovacích sítích. Bude prezentována technika schopná nalĂ©zt optimální plán (plán komunikace s minimální časovou sloÂľitostí) danĂ© komunikace na libovolnĂ© propojovací síti. Na nìkolika pouÂľívaných propojovacích sítích budou shrnuty výsledky dosaÂľenĂ© pomocí navrÂľených evolučních algoritmů.
Na semináři budou prezentovány postupy, metody a výsledky získány v tomto roce. Hlavní rozdíly v pojetí přístupu plánování skupinovĂ© komunikace bez predikce a s predikcí. Zamìříme se i na implementační zmìny v plánovacím algoritmu. Bude nastínìna zbývající práce před sepsáním disertační práce.
V rámci prezentace bude uvedena nová generická architektura pro analýzu podobnosti biologických sekvencí určená pro implementaci v FPGA. Dále bude prezentována metoda, která dokáÂľe efektivnì mapovat velkou ąkálu Ăşloh na tuto architekturu s ohledem na dosaÂľení maximálního výkonu a efektivního vyuÂľití dostupných zdrojů na čipu. Na závìr budou naznačeny daląí smìry vývoje a vyuÂľití vytvořenĂ© platformy pro akceleraci algoritmů na vyąąí Ăşrovni.
Prezentace bude zamìřena na rychlĂ© vyhledávání řetìzců a regulárních výrazů s vyuÂľitím programovatelnĂ©ho hardware. Budou shrnuty výsledky dosaÂľenĂ© pomocí navrÂľených optimalizací a provedeno srovnání se současnými přístupy. Budou diskutovány daląí moÂľnosti paralelního zpracování pro urychlení vyhledávání.
V prezentaci budou představeny novĂ© poznatky a výsledky z oblasti evolučního návrhu testovacích obvodů získanĂ© bìhem tohoto roku. Na začátku bude krátce představen princip navrÂľenĂ© metody. Dále bude podrobnìji popsán způsob návrhu testovacích obvodů a způsob ohodnocení diagnostických vlastností obvodu. V závìru prezentace budou představeny dosaÂľenĂ© výsledky a postupy pouÂľívanĂ© pro ovìření vlastností vytvořených obvodů.
Since chip multiprocessors are quickly penetrating new application areas in network and media processing, their interconnection architectures become a subject of sophisticated optimization. One-to-All Broadcast (OAB) and All-to-All Broadcast (AAB) group communications are frequently used in many parallel algorithms and if their overhead cost is excessive, performance degrades rapidly with a processor count. This paper deals with the design of a new application-specific standard genetic algorithm (SGA) and the use of Hybrid parallel Genetic Simulated Annealing (HGSA) to design optimal communication algorithms for an arbitrary topology of the interconnection network. Each of these algorithms is targeted for a different switching technique. The OAB and AAB communication schedules were designed mainly for an asymmetrical AMP network and for the benchmark hypercube network using Store-and-Forward (SF) and Wormhole (WH) switching.
The presentation will deal with test scheduling under power constraints. An approach based on genetic algorithm operating on the test application conflict graph will be presented. The main goal of the method is to minimize test application time with consideration of structural resource allocation conflicts and to ensure that test application schedule doesn't exceed chip power limits. The proposed method was implemented using C++ and experimental results with ITC'02 SOC benchmark suite will be also presented.
Genetic Parallel Programming (GPP) evolves parallel programs for MIMD architectures with multiple arithmetic/logic processors (MAPs). This paper describes a tool intended for rapid development of GPP applications. A new software tool is proposed which is able to generate a simulator (in C language) of the MAP and a VHDL implementation of the MAP whose structure and parameters are specified in an input xml file. The proposed tool is intended to serve as first version of the core generator for MAPs utilized in GPP. Typical MAPs are synthetized and their performance is compared against the simulation running on a common PC for a typical task - a symbolic regression.
V prezentaci bude představena sada testovacích obvodů FITTest_BENCH06. Jedná se o testovací sadu určenou pro testovaní metod a nástrojů z oblasti analýzy testovatelnosti a automatickĂ©ho generovaní testu. Sada obsahuje 31 obvodů různĂ© sloÂľitosti (2000, 10000, 28000, 100000, 150000 a 300000 hradel). Pro kaÂľdou Ăşroveň sloÂľitosti jsou k dispozici 4 obvody s ruznými diagnostickými vlastnostmi. V současnĂ© dobì tato sada představuje nejsloÂľitìjąí obvody, kterĂ© jsou určeny pro testovaní diagnostických metod. V rámci prezentace bude takĂ© krátce představena metoda pouÂľitá pro vytvoření testovací sady.
Prezentace bude zamìřena na nejnovìjąí Ăşpravy v algoritmech vyuÂľívající SF a WH. Budou diskutovány klady a zápory implementovaných Ăşprav a metodik s dřívìjąími postupy. Pozornost u SF se zamìří na efektivní návrh predikce, která vychází z teoretických předpokladů, a její zakomponování do plánovacího algoritmu. V závìru prezentace budou ukázány nejnovìjąí dosaÂľenĂ© výsledky pro sítì s vyąąím počtem uzlů.
Na semináři budou představeny a porovnány existující přístupy k evolučnímu návrhu číslicových obvodů. ZejmĂ©na se bude jednat o evoluční návrh na Ăşrovni tranzistorů, hradel a funkčních bloků, o evoluci obvodů v PLA, inkrementální evoluci a development. U kaÂľdĂ©ho přístupu bude diskutována dosaÂľitelná sloÂľitost navrÂľených obvodů a dosaÂľitelná míra inovace.
Na prezentaci bude představeno nìkolik polymorfních obvodů, kterĂ© v závislosti na vnìjąím prostředí mìní svoji funkci. TakovĂ©to obvody byly objeveny modifikovanou metodou kartĂ©zskĂ©ho genetickĂ©ho programování, která se pouÂľívá k evolučnímu návrhu obvodů na Ăşrovni logických členů. Podstatná část prezentace bude vìnována vlivu různých parametrů evoluce na dosaÂľenĂ© výsledky.
V rámci příspìvku bude prezentována metoda plánování testu pro SOC. Metoda vyuÂľívá grafovĂ©ho modelu TACG pro reprezentaci strukturálních konfliktů mezi jednotlivými bloky. Cílem metody je naplánovat časovì Ăşsporný test vąech bloků s ohledem na příkon energie. Součástí příspìvku bude takĂ© prezentace experimentálních výsledků se sadou benchmarků ITC'02.
Bude prezentována metoda pro lokalizaci řídicích konečných automatů v softcore IP jádrech na tìchto automatech zaloÂľených. PouÂľívá se kompilačních technik, jmenovitì kompilátoru VHDL Savant. Zámìrem je zkrátit dobu potřebnou pro test řídicí části jádra, pro test datových cest je potřeba vyuÂľít jinĂ© techniky. Součástí je prezentace experimentálních výsledků.
V rámci prezentace bude popsán formální model obvodu na RT Ăşrovni, jeho vyuÂľití a definice TestovatelnĂ©ho Bloku (TB). V závìru bude zmínìno vyuÂľití a daląí vývoj TB.
V rámci prezentace bude představeno nìkolik polymorfních hradel a budou diskutovány jejich parametry zjiątìnĂ© na základì simulací s vyuÂľitím programu PSPICE. Dále budou prezentovány kombinačních obvody sloÂľenĂ© z tìchto hradel.
Je k dispozici prvních 100 kusů novĂ©ho
výukovĂ©ho kitu, který obsahuje FPGA (Spartan-3, Xilinx), MCU
(Texas Instruments), USB rozhraní a řadu daląích komponent. Tento
kit by mìl umoÂľnit studentům tvorbu praktických SW, HW a HW/SW
aplikací nejen v rámci rozvrhovanĂ© výuky v učebnách FIT, ale
zejmĂ©na umoÂľnit jim pracovat na projektech do mnoha předmìtů
doma, na kolejích popř. kdekoliv jinde a v kteroukoliv dobu. V
prezentaci bude představena realizace kitu a moÂľnosti jeho vyuÂľití
ve výuce.
http://www.fit.vutbr.cz/kit
Prezentace v rámci prvního semináře UPSY v roce
2006 bude mít dvì části: První - odborná část - bude
pojednávat o vývojovĂ©m modelu zaloÂľenĂ©m na celulárním automatu
v aplikaci evolučního návrhu kombinačních obvodů. Bude
diskutován princip metody, její výhody a nevýhody, srovnání s
dříve vytvořenými metodami a plán daląího výzkumu v rámci
dizertační práce zabývající se problematikou evolučního
návrhu s vyuÂľitím biologií inspirovaných technik ontogeneze.
Druhá část prezentace bude vìnována nìkterým
zajímavostem ze stáÂľe na University of York - předevąím
"volnočasovým" aktivitám, jejichÂľ momenty byly
zachyceny objektivem fotoaparátu, doplnìno osobním komentářem.
Určeno vąem zájemcům o cestování a předevąím doktorandům,
kteří chtìjí vidìt jeden z moÂľných způsobů "přeÂľití"
týdne v zahraničí... a moÂľná i nìco navíc!
V rámci prezentace bude uveden stručný popis jednĂ© z klíčových metod pro analýzu podobnosti dvou řetìzců (Smith-Waterman) a motivace pro její akceleraci na Ăşrovni hardware. Budou shrnuty současnĂ© hardwarovĂ© architektury, popsány jejich základní principy a provedeno shrnutí dosaÂľených výsledků v tĂ©to oblasti. Dále bude prezentována nová generická architektura pro analýzu podobnosti sekvencí (určená pro implementaci v FPGA) a provedena analýza její výkonnosti. Na závìr bude naznačeny daląí smìry vývoje a vyuÂľití vytvořenĂ© platformy pro akceleraci algoritmů na vyąąí Ăşrovni.
Prezentace bude zamìřena na rychlĂ© vyhledávání řetìzců s vyuÂľitím programovatelnĂ©ho hardware a rekonfigurace. Budou shrnuty výsledky dosaÂľenĂ© pomocí navrÂľených optimalizací a provedeno srovnání se současnými přístupy. Dále bude diskutováno pouÂľití automatu DAWG a moÂľnosti paralelního zpracování pro urychlení vyhledávání.
Příspìvek se bude zabývat hledáním optimálních komunikačních plánů pro skupinovĂ© komunikace OAB (One-to-All Broadcast) a AAB (All-to-All Broacsat) pro multiprocesorovĂ© systĂ©my vyuÂľívající worhole smìrovací techniky. Bude prezentován návrh dvou aplikačnì specifických evolučních algoritmů s jejichÂľ vyuÂľitím lze nalĂ©zt optimální plány pro libovolnou multiprocesorovou topologii. NavrÂľenĂ© algoritmy budou porovnány na nìkolika typech hyperkostek.
Prezentace bude zamìřena na znázornìní nových principů a přístupů pro vytváření plánu skupinovĂ© komunikace AAB. Budou srovnány 2 přístupy ve vytváření tìchto plánů - a to přístup zamìřený na počítání konfliktů a na predikci konfliktů. V závìru budou srovnány rychlosti konvergence ke globálnímu řeąení obou přístupů.
V přednáące nejprve zmíním nìkterĂ© ze současných zajímavých problĂ©mů bioinformatiky a potĂ© se budu vìnovat vyuÂľití metod umìlĂ© inteligence, zejmĂ©na strojovĂ©ho učení a data miningu, ve funkční genomice. NedávnĂ© zavrąení projektu sekvenování lidskĂ©ho genomu vyĂşstilo v současnou výzvu anotovat přečtený kĂłd, tedy zmapovat funkce jednotlivých genů, jejich vzájemnĂ© interakce a dále např. souvislosti jejich exprese s nemocemi. Významnou pomocí pro dosaÂľení tohoto cíle je nedávno vyvinutá technologie DNA čipů (microarrays). DNA čipy jsou schopny zmìřit míru exprese jednotivých genů (tj. jejich přepisu do proteinů) v buňce pro desítky tisíc genů najednou. Ovąem pro človìka je jen málokdy moÂľnĂ© vyvozovat teorie o funkcích a relacích mezi geny přímo z velkých souborů dat genovĂ© exprese z DNA čipů. To nabízí výjimečnou příleÂľitost pro zmínìnĂ© metody umìlĂ© inteligence, z nichÂľ mnohĂ© byly vyvinuty právì za Ăşčelem samočinnĂ©ho navrhování hypotĂ©z na základì pozorovaných dat. Velmi nadìjným přístupem se v současnosti jeví tzv. relační strojovĂ© učení (tĂ©Âľ "induktivní logickĂ© programování") umoÂľňující navrhovat hypotĂ©zy v expresivním jazyce relační logiky a vyuÂľít při automatickĂ©m návrhu hypotĂ©z kromì dat genovĂ© exprese jeątì daląí relevantní znalosti obsaÂľenĂ© ve veřejnì přístupných webových databázích (např. www.ncbi.nlm.nih.gov).
Příspìvek se bude zabývat schopností BOA algotimů v prosřtedí s promìnnou Ăşčelovou funkcí. Budou shrnuty výslednky experimentů v jednoduchĂ©m testovacím prostředí zahrnující porovnání metod pouÂľívaných ve standatdních genetických algoritmech.
Cílem práce je zjednoduąení testu obvodu dekompozicí na testovatelnĂ© bloky a vytvoření metody pro vyhledání takovýchto bloků na abstraktním modelu.
Příspìvek se vìnuje plánování testu vestavìných číslicových systĂ©mů zohledňující příkon elektrickĂ© energie. V praxi se jedná zejmĂ©na o systĂ©my napájenĂ© z baterií. U tìchto systĂ©mů lze vhodným naplánováním testu docílit sníÂľení celkovĂ©ho odbìru elektrickĂ© energie bìhem aplikace testu, coÂľ můÂľe vĂ©st k prodlouÂľení pohotovostní doby systĂ©mu. Vhodným naplánováním testu lze takĂ© omezit maximální okamÂľitý příkon systĂ©mu, čímÂľ lze zamezit přehřívání systĂ©mu a přetì¾ování napájecího zdroje. Dále se příspìvek vìnuje dvìma zkoumaným metodám plánování testu, metodì vyuÂľívající Test Application Conflict Graph (TACG) a metodì vyuÂľívající C/E Petriho sítí.
Na semináři bude představena metoda pro konstrukci libovolnì velkých řadicích sítí o sudĂ©m počtu vstupů, která byla nalezena evolučním algoritmem v kombinaci s vývojovým modelem (tzv. development). Dále bude proveden důkaz obecnosti tĂ©to metody, tj. schopnosti nalezenĂ©ho konstruktoru vytvořit teoreticky nekonečnì velkou řadicí síÂť. Na závìr ukáÂľeme, Âľe takto vytvořenĂ© řadicí sítì vykazují lepąí vlastnosti neÂľ obvody zkonstruovanĂ© nìkterou z konvenčních technik stejnĂ© kategorie.
Prezentace bude zamìřena na představení nových poznatků z práce s generátorem testovacích obvodů. Nejprve bude krátce představena navrÂľená metoda vytváření testovacích obvodů. Daląí část prezentace pak bude vìnována představení nových výsledků získaných při experimentálním ovìřování metody. Na závìr bude krátce představena předpokládaná struktura časopiseckĂ©ho článku vìnovanĂ©ho vytvořenĂ© návrhovĂ© metodì.
Představení nových doktorandů: Ing. Zbyąek Gajda, Ing. Lukáą Stareček
Abstrakt: Na semináři bude zmínìna historie FPGA (Field Programmable Gate Array) na UIVT FEI, bude zhodnocen současný stav vyuÂľívání FPGA na FIT a představena vize pro daląí roky.
Představení doktorandů
1. ročníku - tito doktorandi nás krátce seznámí s tĂ©matem,
kterĂ©mu se vìnují, s výsledky svĂ© diplomovĂ© práce a se svoji
aktuální činností v rámci doktorskĂ©ho studia.
(kaÂľdý
cca 8 minut)
seminář není
Projekt Liberouter se snaÂľí vyvinout smìrovač na bázi PC s výkonným akcelerátorem v podobì PCI karty. V současnĂ© dobì je snahou dosáhnout rychlosti 1Gbps na jedno vstupní rozhraní. Projekt je členìn celkem do 5 skupin a je v nìm zapojeno více neÂľ 50 lidí. Dnes jsou jiÂľ vyvinuty celkem 3 typy karet (Combo6, MTX, SFP). Karty MTX a SFP obsahují různĂ© typy síÂťových rozhraní a jsou koncipovány jako roząiřující karty pro Combo6. Funkce jednotlivých karet je řízena prostřednictvím firmware, který je syntetizován z popisu v jazyce VHDL. Celý VHDL design je sloÂľen z nìkolika specializovaných procesorů. Stručnì bude popsána jejich funkce a moÂľnosti. V rámci projektu bylo vytvořeno i nìkolik výkonných a hlavnì pohodlných nástrojů pro ulehčení VHDL návrhu, ale i pro práci s kartami. Mezi tyto nástroje patří zejmĂ©na moÂľnost syntĂ©zy pomocí Makefile a snadná komunikace s kartami s vyuÂľitím skriptovacího jazyka tcl. Na konci prednáąky předpokládám diskusi na tĂ©ma disertabilita a projekt Liberouter.
Abstrakt: Na semináři bude prezentován aktuální stav disertační práce, dosaÂľenĂ© výsledky, cíle práce, její struktura, zpracovanĂ© části a plán na dokončení.
Abstrakt: Posluchači budou uvedeni do problematiky kompresních metod pomocí evolvable hardware a seznámeni se současným stavem vývoje ve svìtì. Následovat bude výhled a diskuse na tĂ©ma disertacní práce.
Příspìvek se zabývá novou metodou zvýąení testovatelnosti systĂ©mu na bázi propojených komponent při vyuÂľití metody hraničního snímání.
Contemporady operating systems are trying to offer as much flexibility as possible. But still these are far from being perfect. Purpose of this prezentation is to offer idea of another way how to achieve "maximum flexibility" (besides of other gains). Firstly we will speak a bit about actual posibilities and offerings touching on their positives and negatives. Then actual proposals for improvements will be explored. Suggested changes are based on viewing OS kernel as something like a jigsaw puzzle. Consisting of many small parts with well defined shape, we can assemble each final image you can reguest. Let try to transform OS kernel to such pieces and explore posibilities we can obtain.
Posluchači budou uvedeni do problematiky skupinovĂ© komunikace Store_and_Forward na tlustĂ© kostce s porovnáním na kostce. Prozkoumáno bylo 112 komunikačních modelů a tři různĂ© způsoby "ztlustìní" kostky.
Posluchaci budou seznámeni s principem soucasnĂ©ho nastavování I-cest, který vychází z formálního popisu modelu císlicovĂ©ho obvodu a který je východiskem pro konstrukci radice testu. Model císlicovĂ©ho obvodu UUA (Unit Under Analysis) bude doplnen o novĂ© definice. Následne budou predvedeny algoritmy týkající se práce s I-cestou a pak bude demonstrována grafická reprezentace paralelního plánu nastavování I-cest. Ăšcastníkum semináre bude ukázána návaznost príspevku na teorii mnozin. V záveru prezentace budou diskutovány konflikty vznikající pri soucasnĂ©m nastavování I-cest, kterĂ© jsou pro návrh radice testu nezádoucí.
KrátkĂ© seznámení s novým výpočetním klastrem (http://www-1.ibm.com/servers/eserver/bladecenter/) zakoupenĂ©m v rámci grantu CESNET (http://www.fit.vutbr.cz/research/view_project.php?id=200ÂŹitle=0). Dále základni informace k vyuÂľívání dávkovĂ©ho systĂ©mu pro zpracování Ăşloh Sun Grid Engine. (cca 10 minut)
Je moÂľnĂ© nahradit kreativní činnost človìka strojem? Na semináři bude vysvìtlena důleÂľitost fáze "development" pro kreativní evoluční návrh sloÂľitých objektů. Budou zmínìny relevantní principy z biologie. Na příkladu evolučního návrhu mediánu a řadicí sítì budou demonstrovány výhody a nevýhody různých technik. (cca 45 minut)
Kontakt: Lukáą Sekanina